Three-dimensional integrated circuit

A Dreidimensionale integrierte Schaltung (3D IC) ist ein Mos (Metal-Oxid-Halbleiter) Integrierter Schaltkreis (IC) Hergestellt durch Stapeln Siliziumscheibe oder stirbt und sie mit zum Beispiel vertikal mithilfe der Verbindung zusammenzunehmen, Durch-Silizium-Vias (TSVS) oder CU-CU-Verbindungen, so dass sie sich als einzelnes Gerät verhalten, um Leistungsverbesserungen bei reduzierter Leistung und geringerem Fußabdruck zu erzielen als herkömmliche zweidimensionale Prozesse. Das 3D-IC ist eines von mehreren 3D-Integrationsschemata, die die Z-Richtung ausnutzen, um die elektrischen Leistungsvorteile in Mikroelektronik und Nanoelektronik.

3D -integrierte Schaltkreise können durch ihre Interconnect -Hierarchie bei der globalen Ebene klassifiziert werden (global (Paket), mittleres (Bondpad) und lokal (lokal (Transistor) eben.[1] Im Allgemeinen ist die 3D-Integration ein breiter Begriff, der Technologien wie die 3D-Wafer-Level-Verpackung (3DWLP) enthält. 2,5D- und 3D-Interposer-basierte Integration; 3D-gestapelte ICS (3D-Sics); monolithische 3D -ICS; 3D -heterogene Integration; und 3D -Systemintegration.[2][3]

Internationale Organisationen wie das Jisso Technology Roadmap Committee (JIC) und die Internationale Technologie -Roadmap für Halbleiter (ITRS) haben daran gearbeitet, die verschiedenen 3D -Integrationstechnologien zu klassifizieren, um die Festlegung von Standards und Roadmaps der 3D -Integration zu fördern.[4] Ab den 2010er Jahren werden 3D -ICs häufig verwendet NAND Flash-Speicher und in mobile Geräte.

Typen

3D ICS vs. 3D -Verpackung

3D -Verpackung bezieht sich auf 3D -Integrationsschemata, die auf herkömmlichen Verbindungsmethoden wie z. Kabelbindung und Flip Chip vertikales Stapeln erreichen. 3D -Verpackung kann in 3D unterteilt werden System im Paket (3d sip) und 3d Wafer -Level -Paket (3D WLP). 3D-SIPs, die seit einiger Zeit in der Herstellung von Mainstream sind und eine etablierte Infrastruktur haben Paket auf Paket (POP) Konfigurationen, die mit Kabelbindungen oder Flip -Chip -Technologie verbunden sind. POP wird zur vertikalen Integration unterschiedlicher Technologien verwendet. 3D WLP verwendet Waferebeneprozesse wie z. Umverteilung Schichten (RDLS) und Wafer -Störungsprozesse zur Bildung von Verbindungen.

2.5d Interposer ist ein 3D-WLP, der zusammen mit einem Silizium-, Glas- oder organischen Interposer mit Silizium-Vias (TSVs) und einem RDL neben Siliziumvias (TSVs) und einem RDL stirbt. In allen Arten von 3D-Verpackungen kommunizieren Chips im Paket mithilfe der Off-Chip-Signalisierung, ähnlich als wenn sie in separaten Paketen auf einer normalen Leiterplatte montiert worden wären.

3D-ICs können in 3D-gestapelte ICs (3D SIC) unterteilt werden, das sich auf das Stapeln von IC-Chips unter Verwendung von TSV-Verbindungen und monolithische 3D-ICs bezieht, bei denen fabelhafte Prozesse verwendet werden Dies führt durch die ITRs zu direkten vertikalen Verbindungen zwischen den Geräteschichten. Die ersten Beispiele eines monolithischen Ansatz Samsung3d V-NAND Geräte.[5]

Ab den 2010er Jahren werden 3D -IC -Pakete häufig verwendet Nand Flash Speicher in mobile Geräte.[6]

Ein Meister stirbt und drei Sklave stirbt

3d sic

Der Markt für digitale Elektronik erfordert eine höhere Dichte Halbleitergedächtnis Chip, um kürzlich veröffentlicht zu werden Zentralprozessor Komponenten und die Mehrfachstapel -Technik wurden als Lösung für dieses Problem vorgeschlagen. JEDEC offenbarte das bevorstehende Dram Die Technologie umfasst den "3D SIC" Die Stapelplan im "Server Memory Forum" vom 1. bis 2. November 2011, Santa Clara, CA. Im August 2014, Samsung Electronics begann 64 zu produzieren Gb Sdram Module für Server basierend auf dem Auftauchen DDR4 (Doppeldatenrate 4) Speicher unter Verwendung der 3D-TSV-Paket-Technologie.[7] Neuere vorgeschlagene Standards für 3D -gestapelte DRAM umfassen breite E/A, breites E/O 2, Hybrid -Speicherwürfel, Hohe Bandbreitengedächtnis.

Monolithische 3D -ICS

Monolithische 3D -ICs werden in Schichten auf einem einzigen gebaut Halbleiterwafer, was dann ist gewürfelt in 3D ICs. Es gibt nur ein Substrat, weshalb keine Ausrichtung, Ausdünnung, Bindung oder nicht erforderlich ist Durch-Silizium-Vias. Die Einschränkungen der Prozesstemperatur werden durch Aufteilungen der Transistorherstellung in zwei Phasen angegangen. Eine Hochtemperaturphase, die vor der Schichtübertragung durchgeführt wird, gefolgt von einer Schichtübertragung unter Verwendung Ionen-Schnittauch als Schichtübertragung bekannt, das zur Herstellung verwendet wurde Silizium auf Isolator (SOI) Waffeln in den letzten zwei Jahrzehnten. Multiple dünne (10S-100S-Nanometer-Skala) von praktisch fehlerfreiem Silizium können durch Verwendung von Bindungs- und Spalttechniken mit niedriger Temperatur (<400 ℃) erzeugt werden und auf die aktiven Transistorschaltung platziert werden. Folgen Sie die Abschluss der Transistoren mit Ätz- und Abscheidungsprozessen. Diese monolithische 3D -IC -Technologie wurde untersucht Universität in Stanford unter einem DARPA-Ponsed Grant.

CEA-Leti entwickelt auch monolithische 3D-IC-Ansätze, die als sequentielle 3D-IC bezeichnet werden. Im Jahr 2014 führte das French Research Institute seinen Coolcube ™ ein, einen Niedertemperaturprozessfluss, der einen echten Weg zum 3DVLSI bietet.[8] An der Stanford University entwerfen die Forscher monolithische 3D-ICs unter Verwendung eines Cntube (CNA-Strukturen) gegen Silizium mit einer Niedertemperatur-CNT-Übertragungsprozesse im Wafermaßstab, die bei 120 ℃ durchgeführt werden kann.[9]

Im Allgemeinen sind monolithische 3D -ICs immer noch eine sich entwickelnde Technologie und werden von den meisten als mehrere Jahre von der Produktion entfernt.

Fertigungstechnologien für 3D SICs

Es gibt verschiedene Methoden für das 3D -IC -Design, einschließlich Rekristallisations- und Wafer -Bonding -Methoden. Es gibt zwei Haupttypen der Waferbindung, Cu-Cu-Verbindungen (Kupfer-Kupfer-Verbindungen zwischen gestapelten ICs, in TSVs verwendet).[10][11] und Durch-Silizium über (TSV). Ab 2014 eine Reihe von Speicherprodukten wie Hohe Bandbreitengedächtnis (HBM) und die Hybrid -Speicherwürfel wurden gestartet, die 3D -IC -Stapel mit TSVs implementieren. Es werden eine Reihe von wichtigen Stapelansätzen implementiert und untersucht. Dazu gehören die Störungen, die Wafer und Wafer-to-Wafer.

Stillgelegt
Elektronische Komponenten sind auf mehreren Würfel basiert, die dann ausgerichtet und gebunden sind. Dünnungs- und TSV -Schöpfung kann vor oder nach der Bindung erfolgen. Ein Vorteil von Die-zu-Die-Die ist, dass jeder Komponentenstempel zuerst getestet werden kann, so dass ein schlechter Würfel keinen ganzen Stapel ruiniert.[12] Darüber hinaus kann jeder im 3D -IC im Voraus festgelegt werden, so dass sie gemischt und angepasst werden können, um den Stromverbrauch und die Leistung zu optimieren (z. B. Abzug mehrerer Würfel aus der Ecke mit niedriger Stromverfahren für eine mobile Anwendung).
Sterben
Elektronische Komponenten sind auf zwei Halbleiter -Wafern gebaut. Ein Wafer ist gewürfelt; das Singulat Würfel sind ausgerichtet und an den Stellen des zweiten Wafers gebunden. Wie bei der Wafer-on-Wafer-Methode werden die Erstellung von Ausdünnen und TSV vor oder nach der Bindung durchgeführt. Der Stapel kann vor dem Würfeln zusätzliche Würfel hinzugefügt werden.[13]
Wafer-to-Wafer
Elektronische Bauteile sind auf zwei oder mehr gebaut Halbleiter Wafer, die dann ausgerichtet, gebunden sind und gewürfelt in 3D ICs. Jeder Wafer kann vor oder nach der Bindung verdünnt werden. Vertikal Verbindungen werden entweder in die Wafer eingebaut, bevor sie sich verbinden, oder nach der Bindung im Stapel erstellt. Diese "Durch-Silizium-Vias"(TSVs) passieren das Silizium-Substrat (en) zwischen aktiven Schichten und/oder zwischen einer aktiven Schicht und einem externen Bindungsbad. Wafer-to-Wafer-Bindung kann die Erträge verringern, da falls 1 von 1 von N Chips in einem 3D -IC sind defekt, der gesamte 3D -IC ist defekt. Darüber hinaus müssen die Wafer die gleiche Größe haben, aber viele exotische Materialien (z. B. III-Vs) werden auf viel kleineren Wafern hergestellt als CMOS -Logik oder Dram (Typischerweise 300 mm), komplizierende heterogene Integration.

Vorteile

Während traditionell CMOs Skalierungsprozesse verbessert die Signalausbreitungsgeschwindigkeit, die Skalierung der aktuellen Herstellungs- und Chip-Design-Technologien wird zum Teil aufgrund von Leistungsdichtebeschränkungen und teilweise, weil die Verbindungen nicht schneller werden, während Transistoren nicht schneller werden.[14] 3D -ICs befassen sich mit der Skalierungsherausforderung durch Stapeln von 2D -Stimmungen und verbinden sie in der 3. Dimension. Dies verspricht, die Kommunikation zwischen geschichteten Chips im Vergleich zum planaren Layout zu beschleunigen.[15] 3D ICs versprechen viele bedeutende Vorteile, darunter:

Fußabdruck
Mehr Funktionalität passt in einen kleinen Raum. Dies erstreckt sich Moores Gesetz und ermöglicht eine neue Generation winziger, aber mächtiger Geräte.
Kosten
Durch die Aufteilung eines großen Chips in mehrere kleinere Stanze mit 3D -Stapeln kann die Ausbeute verbessern und die Herstellungskosten gesenkt werden, wenn einzelne Würfel separat getestet werden.[16][17]
Heterogene Integration
Schichtschichten können mit unterschiedlichen Prozessen oder sogar auf verschiedenen Arten von Wafern erstellt werden. Dies bedeutet, dass Komponenten viel größer optimiert werden können, als wenn sie auf einem einzigen Wafer zusammengebaut wurden. Darüber hinaus könnten Komponenten mit inkompatibler Herstellung in einem einzelnen 3D -IC kombiniert werden.[18][3]
Kürzer miteinander
Die durchschnittliche Drahtlänge wird reduziert. Die von Forschern gemeldeten gemeinsamen Zahlen befinden sich in der Größenordnung von 10–15%, diese Reduzierung gilt jedoch hauptsächlich für längere Verbindung, was die Verzögerung der Schaltung um einen höheren Betrag beeinflussen kann. Angesichts der Tatsache, dass 3D-Drähte eine viel höhere Kapazität aufweisen als herkömmliche In-Die-Kabel, kann sich die Verzögerung der Schaltkreise verbessern oder nicht.
Leistung
Wenn Sie ein Signal auf dem Chip beibehalten, können Sie seine reduzieren Energieverbrauch bis 10–100 Mal.[19] Kürzere Kabel reduzieren auch den Stromverbrauch, indem sie weniger produzieren Parasitäre Kapazität.[20] Die Reduzierung des Strombudgets führt zu einer geringeren Wärmeerzeugung, einer verlängerten Akkulaufzeit und geringeren Betriebskosten.
Entwurf
Die vertikale Dimension fügt eine höhere Reihenfolge der Konnektivität hinzu und bietet neue Designmöglichkeiten.[3]
Sicherheitskreissicherheit
3D -Integration kann erreichen Sicherheit durch Dunkelheit; Die gestapelte Struktur kompliziert Versuche dazu Rückwärtsingenieur die Schaltung. Empfindliche Schaltungen können auch in die Schichten so aufgeteilt werden, dass die Funktion jeder Schicht verschleiert wird.[21] Darüber hinaus ermöglicht die 3D -Integration die Integration von Dedizierter, Systemmonitor-ähnliche Merkmale in getrennten Schichten.[3] Das Ziel hier ist es, eine Art Hardware zu implementieren Firewall Für alle Rohstoffkomponenten/Chips, die zur Laufzeit überwacht werden sollen, versuchen Sie, das Ganze zu schützen elektronisches System gegen Laufzeitangriffe sowie böswillige Hardware-Modifikationen.
Bandbreite
Die 3D -Integration ermöglicht eine große Anzahl vertikaler VIAS zwischen den Schichten. Dies ermöglicht die Konstruktion einer breiten Bandbreite Busse zwischen funktionalen Blöcken in verschiedenen Schichten. Ein typisches Beispiel wäre ein 3D -Stapel von Prozessor+Speicher, wobei der Cache -Speicher oben auf dem Prozessor gestapelt würde. Diese Anordnung ermöglicht einem Bus viel breiter als die typischen 128 oder 256 Bits zwischen Cache und Prozessor.[22] Breite Busse lindern das wiederum die Speicherwand Problem.[23]

Herausforderungen

Da diese Technologie neu ist, hat sie neue Herausforderungen, darunter:

Kosten
Während die Kosten im Vergleich zur Skalierung von Vorteil sind, wurde sie auch als Herausforderung für die Kommerzialisierung von 3D -ICs in Mainstream -Verbraucheranwendungen identifiziert. Es werden jedoch Arbeiten erledigt, um dies anzugehen. Obwohl die 3D -Technologie neu und ziemlich komplex ist, sind die Kosten des Herstellungsprozesses überraschend unkompliziert, wenn sie in die Aktivitäten unterteilt sind, die den gesamten Prozess aufbauen. Durch die Analyse der Kombination von Aktivitäten, die an der Basis liegen, können Kostenfahrer identifiziert werden. Sobald die Kostenfahrer identifiziert sind, wird es zu einem weniger komplizierten Bestreben, festzustellen, woher die meisten Kosten stammen, und vor allem, wo die Kosten das Potenzial haben, zu reduzieren.[24]
Ertrag
Jeder zusätzliche Herstellungsschritt fügt ein Risiko für Mängel hinzu. Damit 3D -ICs kommerziell tragfähig sind, können Defekte repariert oder toleriert werden oder die Defektdichte verbessert werden.[25][26]
Hitze
Das Aufbau von Wärme im Stapel muss abgelöst werden. Dies ist ein unvermeidliches Problem, da die elektrische Nähe mit der thermischen Nähe korreliert. Spezifische thermische Hotspots müssen sorgfältiger verwaltet werden.
Entwurfskomplexität
Die vollständige Nutzung der 3D -Integration erfordert hoch entwickelte Designtechniken und neu CAD Werkzeug.[27]
TSV-betrieblicher Overhead
TSVs sind im Vergleich zu Toren und Aufprallboden groß. Am 45 -nm -Technologieknoten ist der Flächen -Fußabdruck eines 10 & mgr; m x 10 & mgr; m TSV mit dem von etwa 50 Gates vergleichbar.[28] Darüber hinaus verlangt die Herstellbarkeit Landebads und die Haltebereich, die den Fußabdruck der TSV-Fläche weiter erhöhen. Abhängig von den technologischen Auswahlmöglichkeiten blockieren TSVs eine Teilmenge von Layout -Ressourcen.[28] VIA-First-TSVs werden vor der Metallisation hergestellt, so die Geräteschicht und führen zu Platzierungshindernissen. VIA-Last-TSVs werden nach der Metallisierung hergestellt und durch den Chip gelangen. So belegen sie sowohl die Geräte- als auch die Metallschichten, was zu Hindernissen zur Platzierung und Routing führt. Während die Verwendung von TSVs im Allgemeinen erwartet wird, dass die Drahtlänge reduziert wird, hängt dies von der Anzahl der TSVs und ihrer Eigenschaften ab.[28] Auch die Granularität der Inter-Das-Verteilung wirkt sich auf die Wirlelänge aus. Es nimmt typischerweise für mäßige (Blöcke mit 20 bis 100 Modulen) und groben (Block-Ebene-Partitionierung) Granularitäten ab, nimmt jedoch für feine Granularitäten (Gate-Ebene) zu.[28]
Testen
Um eine hohe Gesamtausbeute zu erzielen und Kosten zu senken, ist ein separates Testen unabhängiger Stanze von wesentlicher Bedeutung.[26][29] Eine enge Integration zwischen benachbarten aktiven Schichten in 3D -ICs beinhaltet jedoch eine erhebliche Menge an Verbindung zwischen verschiedenen Abschnitten desselben Schaltungsmoduls, die zu unterschiedlichen Todesfällen aufgeteilt wurden. Abgesehen von dem massiven Overhead, der von den erforderlichen TSVs eingeführt wurde, können Abschnitte eines solchen Moduls, z. B. ein Multiplikator, nicht unabhängig von herkömmlichen Techniken getestet werden. Dies gilt insbesondere für zeitlich kritische Wege, die in 3D festgelegt sind.
Mangel an Standards
Es gibt nur wenige Standards für TSV-basierte 3D-IC-Design, -herstellung und -verpackung, obwohl dieses Problem angesprochen wird.[30][31] Darüber hinaus werden viele Integrationsoptionen untersucht, wie z.[32] Interposer[33] oder direkte Bindung; usw.
Heterogene Integration Lieferkette
In heterogenen integrierten Systemen verzögert die Verzögerung eines Teils eines der verschiedenen Teilelieferanten die Lieferung des gesamten Produkts und damit die Einnahmen für jeden der 3D -IC -Zulieferer.
Mangel an klar definierter Besitz
Es ist unklar, wer die 3D -IC -Integration und Verpackung/Montage besitzen sollte. Es könnte Monby -Häuser wie sein wie Ase oder das Produkt OEMs.

Designstile

Abhängig von der Partitionierung der Granularität können unterschiedliche Designstile unterschieden werden. Integration auf Gate-Ebene steht vor mehreren Herausforderungen und erscheint derzeit weniger praktisch als die Integration auf Blockebene.[34]

Integration auf Gate-Ebene
Dieser Stil partitiert Standardzellen zwischen mehreren Störungen. Es verspricht die Reduzierung der Drahtlänge und große Flexibilität. Die Reduzierung der Drahtlängen kann jedoch untergraben werden, es sei denn, Module bestimmter minimaler Größe sind erhalten. Andererseits umfassen seine nachteiligen Auswirkungen die massive Anzahl notwendiger TSVs für Verbindungen. Dieser Designstil erfordert 3D Place-and-Route Werkzeuge, die noch nicht verfügbar sind. Außerdem impliziert die Verteilung eines Konstruktionsblocks über mehrere Stämme, dass es nicht vollständig sein kann geprüft Vor dem Stapeln. Nach dem Stapeln (Nach-Bond-Test) kann ein einzelner fehlgeschlagener Würfel mehrere gute Sterben unbrauchbar machen und den Ertrag untergraben. Dieser Stil verstärkt auch die Auswirkungen von Prozessvariation, insbesondere Inter-Die-Variation. Tatsächlich kann ein 3D -Layout schlechter als dieselbe in 2D festgelegte Schaltung entgegen dem ursprünglichen Versprechen der 3D -IC -Integration.[35] Darüber hinaus erfordert dieser Entwurfsstil, um verfügbares geistiges Eigentum neu zu gestalten IP -Blöcke und EDA -Tools sind nicht für die 3D -Integration vorgesehen.
Integration auf Blockebene
Dieser Stil weist den getrennten Stempeln ganze Designblöcke zu. Designblöcke subsumieren den größten Teil der Netzliste Konnektivität und werden durch eine kleine Anzahl globaler Verbindungen verknüpft. Daher verspricht die Integration auf Blockebene, den TSV-Overhead zu reduzieren. Anspruchsvolle 3D-Systeme, die heterogene Stempel kombinieren, erfordern unterschiedliche Herstellungsprozesse an verschiedenen Technologieknoten für schnelle und niedrige Zufallslogik, mehrere Speichertypen, analoge und HF-Schaltungen usw. Blockebene, die separate und optimierte Fertigungsprozesse ermöglicht Für die 3D -Integration. Darüber hinaus kann dieser Stil den Übergang vom aktuellen 2D -Design zum 3D -IC -Design erleichtern. Grundsätzlich werden nur 3D-beruhige Tools für die Partitionierung und thermische Analyse benötigt.[36] Separate Stempel werden mit (angepassten) 2D -Tools und 2D -Blöcken ausgelegt. Dies wird durch die breite Verfügbarkeit zuverlässiger IP -Blöcke motiviert. Es ist bequemer, verfügbare 2D -IP -Blöcke zu verwenden und die obligatorischen TSVs im nicht besetzten Raum zwischen Blöcken zu platzieren, anstatt IP -Blöcke neu zu gestalten und TSVs einzubetten.[34] Design-for-Testbarkeit Strukturen sind eine Schlüsselkomponente von IP -Blöcken und können daher zur Erleichterung von Tests für 3D -ICs verwendet werden. Außerdem können kritische Pfade hauptsächlich in 2D-Blöcke eingebettet werden, was den Einfluss von TSV- und Inter-Die-Variationen auf die Herstellungsertrag einschränkt. Schließlich erfordert das moderne Chipdesign oft Last-Minute-Engineering-Änderungen. Die Einschränkung der Auswirkungen solcher Änderungen an einzelnen Störungen ist wichtig, um die Kosten zu begrenzen.

Geschichte

Mehrere Jahre nach der MOS -integrierte Schaltung (MOS IC) -Schip wurde zuerst von vorgeschlagen von Mohamed Atalla bei Bell Labs 1960,,[37] Das Konzept eines dreidimensionalen MOS-integrierten Schaltkreises wurde vorgeschlagen von Texas Instrumente Forscher Robert W. Haisty, Rowland E. Johnson und Edward W. Mehal im Jahr 1964.[38] 1969 das Konzept einer dreidimensionalen MOS-integrierten Schaltung Speicherkarte wurde vorgeschlagen von NEC Forscher Katsuhiro Onoda, Ryo Igarashi, Toshio Wada, Sho Nakanuma und Toru Tsujide.[39]

Demonstrationen (1983–2012)

Japan (1983–2005)

3D -ICs wurden zuerst erfolgreich in der 1980er Jahre Japan, wo Forschung und Entwicklung (F & E) auf 3D ICS wurde 1981 mit dem Forschungs- und Entwicklungsverband für zukünftige (neue) Elektronengeräte mit dem "dreidimensionalen Schaltungselement -Element -Projekt" eingeleitet.[40] Anfänglich wurden zwei Formen des 3D -IC -Designs untersucht, Rekristallisation und Waferbindungmit den frühesten erfolgreichen Demonstrationen mit Rekristallisation.[11] Im Oktober 1983 a Fujitsu Forschungsteam, einschließlich S. Kawamura, Nobuo Sasaki und T. Iwai, erfolgreich erfunden ein dreidimensionales Komplementäres Metal-Oxid-Sämiewerk (CMOS) Integrierte Schaltung mit Laserstrahlumkristallisation. Es bestand aus einer Struktur, in der eine Art von Transistor wird direkt über einem Transistor des entgegengesetzten Typs hergestellt, mit separaten Toren und einem Isolator dazwischen. Eine Doppelschicht von Siliziumnitrid und Phosphosilikatglas (PSG) Film wurde als mittlere Isolierschicht zwischen den oberen und unteren Geräten verwendet. Dies bildete die Grundlage für die Realisierung eines mehrschichtigen 3D-Geräts aus vertikal gestapelten Transistoren mit separaten Toren und einer Isolierschicht dazwischen.[41] Im Dezember 1983 erfand das gleiche Fujitsu -Forschungsteam einen 3D -integrierten Schaltkreis mit a Silizium-auf-Insifer (SOI) CMOS -Struktur.[42] Im folgenden Jahr stellten sie einen 3D herab Gate -Array mit vertikal gestapelter Dual SOI/CMOS-Struktur unter Verwendung von Strahlumkristallisation.[43]

1986,, Mitsubishi Electric Die Forscher Yoichi Akasaka und Tadashi Nishimura legten die grundlegenden Konzepte und vorgeschlagenen Technologien für 3D -ICs dar.[44][45] Im folgenden Jahr ein Mitsubishi -Forschungsteam, darunter Nishimura, Akasaka und Osaka University Der Absolvent Yasuo Inoue fertige eine Bildsignalprozessor (ISP) auf einem 3D -IC mit einer Reihe von einer Reihe von Photosensoren, Cmos A-zu-D-Konverter, Arithmetische Logikeinheiten (Alu) und Schichtregister in einer dreischichtigen Struktur angeordnet.[46] 1989 ein NEC Das von Yoshihiro Hayashi geleitete Forschungsteam stellte eine 3D-IC mit einer vierschichtigen Struktur unter Verwendung von Laserstrahlkristallisation her.[47][44] Im Jahr 1990 a Matsushita Forschungsteam, einschließlich K. Yamazaki, Y. Itoh und A. Wada, a parallel Bildsignalprozessor auf einem vierschichtigen 3D-IC mit SOI (Silizium-auf-Insifer) Schichten, die durch Laserumkristallisation gebildet werden, und die vier aus einem bestehenden Schichten optischer Sensor, Level -Detektor, Erinnerung und Alu.[48]

Die häufigste Form des 3D -IC -Designs ist die Waferbindung.[11] Die Waferbindung wurde ursprünglich "kumulativ gebundenes IC" (Cubic) genannt, das 1981 mit dem "dreidimensionalen R & D -Projekt" in Japan "mit dem dreidimensionalen Rettungselement -Element" entwickelt wurde und 1990 von Yoshihiro Hayashis NEC -Forschungsteam abgeschlossen wurde, das eine Methode zeigte, bei der mehrere zeigten dünner Film Geräte sind kumulativ gebunden, wodurch eine große Anzahl von Geräteschichten ermöglichen würde. Sie schlugen die Herstellung getrennter Geräte in getrennten Wafern vor, eine Verringerung der Dicke der Wafer, die Vorder- und Rückseite und die Verbindungen der Verdünnten sterben zueinander. Sie verwendeten Kubik-Technologie, um ein zwei aktives Gerät von zwei aktiven Schichten von Top-bis-Bottom-Weise zu erstellen und zu testen, und mit einem Bulk-Si-SI NMOS FET Unterschicht und eine verdünnte NMOS -FET -obere Schicht und vorgeschlagene Kubik -Technologie, die 3D -ICs mit mehr als drei aktiven Schichten herstellen könnte.[44][40][49]

Die ersten 3D -IC -gestapelten Chips, die mit einem hergestellt wurden Durch-Silizium über (TSV) -Prozess wurde in Japan in den 1980er Jahren erfunden. Hitachi 1983 ein japanisches Patent eingereicht, gefolgt von Fujitsu im Jahr 1984. 1986 beschrieb ein von Fujitsu eingereichter japanischer Patent eine gestapelte Chipstruktur unter Verwendung von TSV.[40] 1989 mit Mitsumasa Koyonagi von Universität Tohoku Pionierarbeit die Technik der Wafer-zu-Wafer-Bindung mit TSV, mit der er eine 3D herstellte Lsi Chip im Jahr 1989.[40][50][51] 1999 begann die Vereinigung von Super-Advanced Electronics Technologies (ASET) in Japan mit der Entwicklung von 3D-IC-Chips mithilfe der TSV-Technologie, das als "F & E on Electronic System Integration Technology" -Projekt mit hoher Dichte-Elektroniksystem-Technologie bezeichnet wird.[40][52] Der Begriff "Durch-Silicon über" (TSV) wurde von Trugey Savastiouk, O. Siniaguine und E. Korczynski, die eine TSV-Methode für eine 3D vorgeschlagen haben Verpackung auf Wafelebene (WLP) Lösung im Jahr 2000.[53]

Die Koyanagi -Gruppe bei Universität Tohoku, angeführt von Mitsumasa Koyanagi, verwendete die TSV-Technologie, um einen Dreischicht zu fabrizieren Speicherkarte Im Jahr 2000 ein dreischichtiger künstlicher Retina-Chip im Jahr 2001, ein dreischichtiger Mikroprozessor Im Jahr 2002 und ein zehnschichtiger Speicherchip im Jahr 2005.[50] Im selben Jahr a Universität in Stanford Forschungsteam bestehend aus Kaustav Banerjee, Shukri J. Souri, Pawan Kapur und Krishna C. Saraswat präsentierten ein neuartiges 3D -Chip -Design, das die vertikale Dimension zur Linderung der miteinander verbundenen Probleme und erleichtert die heterogene Integration von Technologien zur Erkenntnis eines System-on-a-Chip (SOC) Design.[54][55]

Im Jahr 2001 a Toshiba Forschungsteam, einschließlich T. Imoto, M. Matsui und C. Takubo, entwickelten ein "Systemblockmodul" -Waferbindungsprozess für die Herstellung von 3D -IC -Paketen.[56][57]

Europa (1988–2005)

Fraunhofer und Siemens begann 1987 die Forschung zur 3D -IC -Integration.[40] 1988 stellten sie 3D-CMOS-IC-Geräte her, basierend auf der Neukristallisation von Poly-Silicium.[58] 1997 wurde die Methode zwischen Chip via (ICV) von einem Fraunhofer-Siemens-Forschungsteam entwickelt, darunter Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger und Armin Klumpp.[59] Es war ein erster industrieller 3D -IC -Prozess, der auf Siemens CMOS Fab Wafers basierte. Eine Variation dieses TSV-Prozesses wurde später als TSV-SlID-Technologie (solide flüssige Inter-Diffusion) bezeichnet.[60] Es war ein Ansatz zum 3D-IC-Design basierend auf der Bindung mit niedriger Temperaturgewehr und vertikaler Integration von IC-Geräten mithilfe von Inter-Chip-Vias, die sie patentierten.

Ramm entwickelte die branchenakademische Konsortie für die Produktion relevanter 3D-Integrationstechnologien. Im deutsch finanzierten Genossenschaftsvic -Projekt zwischen Siemens und Fraunhofer zeigten sie einen vollständigen industriellen 3D -IC -Stapelprozess (1993–1996). Mit seinen Siemens und Fraunhofer -Kollegen veröffentlichte Ramm Ergebnisse, die die Details von Schlüsselprozessen wie 3D -Metallisation zeigten [T. Grassl, P. Ramm, M. Engelhardt, Z. Gabric, O. Spindler, erste internationale Dielektrik Untersuchungen zum gestapelten Speicher in Prozessoren.[61]

In den frühen 2000er Jahren untersuchten ein Team von Fraunhofer- und Infineon München-Forschern 3D-TSV-Technologien mit besonderem Schwerpunkt auf der Stapelung des Substrats in das deutsche/österreichische Eureka-Projekt VSI und initiierte die europäischen Integrationsprojekte E-Kubers als erste europäische 3D Technologieplattform und E-Brains mit A.O., Infineon, Siemens, EPFL, IMEC und Tyndall, wo heterogene 3D-integrierte Systemdemonstranten hergestellt und bewertet wurden. Ein besonderer Schwerpunkt des E-Brains-Projekts war die Entwicklung neuartiger Niedertemperaturprozesse für hoch zuverlässige 3D-integrierte Sensorsysteme.[62]

USA (1999–2012)

Kupfer-zu-Kupfer-Wafer-Bindung, auch Cu-Cu-Verbindungen oder Cu-Cu-Wafer-Bindung genannt, wurde bei entwickelt MIT von einem Forschungsteam, das 1999 aus Andy Fan, Adnan-ur Rahman und Rafael Reif besteht.[11][63] Reif und Fan untersuchten die Cu-Cu-Wafer-Bindung mit anderen MIT-Forschern wie Kuan-Neng Chen, Shamik Das, Chuan Seng Tan und Nisha Checka in den Jahren 2001 bis 2002.[11] In 2003, DARPA und das Microelectronics Center von North Carolina (MCNC) begann mit der Finanzierung von Forschungs- und Entwicklungen in der 3D -IC -Technologie.[40]

Im Jahr 2004 der Tezzaron -Halbleiter[64] gebaut funktionierende 3D -Geräte von sechs verschiedenen Designs.[65] Die Chips wurden in zwei Schichten mit "Via-First" -Stungsten-TSVs für die vertikale Verbindung gebaut. Zwei Wafer wurden von Angesicht zu Angesicht gestapelt und mit einem Kupferprozess verbunden. Der obere Wafer wurde verdünnt und der Zwei-Wafer-Stapel wurde dann in Chips geworfen. Der erste getestete Chip war ein einfaches Speicherregister, aber das bemerkenswerteste des Satzes war ein 8051 -Prozessor-/Speicherstapel[66] Das zeigte eine viel höhere Geschwindigkeit und einen geringeren Stromverbrauch als eine analoge 2D -Baugruppe.

In 2004, Intel präsentierte eine 3D -Version der Pentium 4 ZENTRALPROZESSOR.[67] Der Chip wurde mit zwei Stämmen unter Verwendung von Angesichts-Stapeln hergestellt, was eine dichte durch Struktur ermöglichte. Backside TSVs werden für E/A- und Netzteilsangebote verwendet. Für den 3D -Grundriss haben Designer funktionelle Blöcke manuell in jedem Würfel mit Stromreduzierung und Leistungsverbesserung arrangiert. Aufspalten großer und Hochleistungsblöcke und sorgfältige Umlagerung ermöglicht die Begrenzung von thermischen Hotspots. Das 3D -Design bietet eine Leistungsverbesserung von 15% (aufgrund eliminierter Pipeline -Stufen) und 15% Leistungseinsparung (aufgrund eliminierter Wiederholter und reduzierter Verkabelung) im Vergleich zum 2D -Pentium 4.

Das Teraflops Research Chip Das 2007 von Intel wurde ein experimentelles 80-Core-Design mit gestapeltem Speicher eingeführt. Aufgrund der hohen Nachfrage nach Speicherbandbreite würde ein traditioneller E/A -Ansatz 10 bis 25 W konsumieren.[29] Um dies zu verbessern, implementierten Intel Designer einen TSV-basierten Speicherbus. Jeder Kern ist mit einer Speicherfliese in der verbunden Sram sterben mit einem Link, der eine Bandbreite von 12 GB/s bietet, was zu einer Gesamtbandbreite von 1 TB/s führt, während nur 2,2 W.

Eine akademische Umsetzung eines 3D -Prozessors wurde 2008 am 2008 vorgestellt Universität Rochester von Professor Eby Friedman und seinen Studenten. Der Chip läuft bei einem 1,4 GHz und wurde für eine optimierte vertikale Verarbeitung zwischen den gestapelten Chips ausgelegt, wodurch die 3D -Prozessorfähigkeiten, die der traditionelle One -Layered -Chip nicht erreichen konnte, verleiht.[68] Eine Herausforderung bei der Herstellung des dreidimensionalen Chips bestand darin, alle Schichten in Harmonie zu ermöglichen, ohne Hindernisse, die eine Information beeinträchtigen würden, die von einer Schicht zur anderen wandelt.[69]

In ISSCC 2012 verwenden zwei 3D-IC-basierte Multi-Core-Designs GlobalFoundries'130 NM -Prozess und Tezzarons Fastack -Technologie wurden vorgestellt und demonstriert:

  • 3D-Maps,[70] Eine 64 benutzerdefinierte Kernimplementierung mit einem Zwei-Logic-Die-Stack, wurde von Forschern der School of Electrical and Computer Engineering unter demonstriert Georgia Institute of Technology.
  • Centip3de,[71] Nahe-Schwellenwert-Design basierend auf ARM-Cortex-M3-Kernen stammte vom Abteilung für Elektrotechnik und Informatik bei Universität von Michigan.

Kommerzielle 3D ICS (2004 - present)

Sony's PlayStation Portable (PSP) Handheld -Spielekonsole, veröffentlicht im Jahr 2004, ist das früheste kommerzielle Produkt für eine 3D -IC, die edram Speicherkarte Hergestellt von Toshiba in einem 3d System-in-Package.

Die früheste bekannte kommerzielle Verwendung eines 3D -IC -Chips war in Sony's PlayStation Portable (PSP) Handheld -Spielekonsole, veröffentlicht im Jahr 2004. Die PSP -Hardware inklusive edram (eingebettet Dram) Erinnerung Hergestellt von Toshiba in einem 3d System-in-Package Chip mit zwei stirbt vertikal gestapelt.[6] Toshiba nannte es zu der Zeit "semi-eingebettete Dram", bevor es später ein gestapelter "nannte"Chip-on-Chip"(CoC) Lösung.[6][72]

Im April 2007 kommerzialisierte Toshiba eine achtschicht 3D IC, die 16 Gb Thgam eingebettet Nand Flash Speicherchip, der mit acht gestapelten 2 hergestellt wurde GB Nand Flash Chips.[73] Im September 2007, Hynix führte die 24-layer-3D-IC-Technologie mit 16 eingeführt GB -Flash -Speicherchip, der mit 24 gestapelten NAND -Flash -Chips mit einem Wafer -Bindungsprozess hergestellt wurde.[74] Toshiba verwendete auch einen achtschichtigen 3D-IC für ihre 32 GB THGBM -Flash -Chip im Jahr 2008.[75] Im Jahr 2010 verwendete Toshiba für ihre 128 einen 16-layer-3D-IC GB THGBM2 Flash -Chip, der mit 16 gestapelten 8 hergestellt wurde GB -Chips.[76] In den 2010er Jahren kamen 3D -ICs in Form von in Form von kommerziellem Einsatz in Form von Multi-Chip-Paket und Paket auf Paket Lösungen für Nand Flash Speicher in mobile Geräte.[6]

Elpida -Speicher entwickelte die ersten 8 Gb Dram -Chip (mit vier gestapelt DDR3 Sdram stirbt) im September 2009 und veröffentlichte es im Juni 2011.[77] TSMC kündigte Pläne für die 3D -IC -Produktion mit TSV -Technologie im Januar 2010 an.[77] In 2011, SK Hynix eingeführt 16 GB DDR3 SDRAM (40 nm Klasse) Mithilfe der TSV -Technologie,[78] Samsung Electronics eingeführte 3D-gestapelte 32 GB DDR3 (30 nm Klasse) basierend auf TSV im September und dann Samsung und Mikron -Technologie Ankündigte TSV-basierte Hybrid -Speicherwürfel (HMC) -Technologie im Oktober.[77]

Durch einen durchschnitt Grafikkarte das verwendet Hohe Bandbreitengedächtnis (HBM) basierend auf Durch-Silizium über (TSV) 3D IC -Technologie.

Hohe Bandbreitengedächtnis (HBM), entwickelt von Samsung, AMDund SK Hynix verwendet gestapelte Chips und TSVs. Der erste HBM -Speicherchip wurde 2013 von SK Hynix hergestellt.[78] Im Januar 2016, Samsung Electronics Ankündigte frühzeitige Massenproduktion von HBM2mit bis zu 8 GB pro Stack.[79][80]

Im Jahr 2017 kombinierte Samsung Electronics das 3D -IC -Stapel mit seinem 3DV-NAND Technologie (basierend auf Fallenblitz aufladen Technologie), Herstellung seiner 512 GB KLUFG8R1EM-Flash-Speicherchip mit acht gestapelten 64-Schicht-V-NAND-Chips.[81] Im Jahr 2019 produzierte Samsung eine 1 TB Flash-Chip mit 16 gestapelten V-NAND-Stimmungen.[82][83] Ab 2018 erwägt Intel die Verwendung von 3D -ICs zur Verbesserung der Leistung.[84] Ab 2022, 232-layer Nand, d. H. Speichervorrichtung, Chips werden von Micron hergestellt,[85] dass zuvor im April 2019 96-Schicht-Chips hergestellt wurden; und Toshiba machte 2018 96-Schicht-Geräte.

Siehe auch

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Verweise

Weitere Lektüre

  • Philip Garrou, Christopher Bower, Peter Ramm: Handbuch für 3D -Integration, Technologie und Anwendungen von 3D -integrierten Schaltungen Vol. 1 und Vol. 2, Wiley-Vch, Weinheim 2008, ISBN978-3-527-32034-9.
  • Yuan Xie, Jason Cong, Sachin Sapatnekar: Dreidimensional integriertes Schaltungsdesign: EDA, Design und Mikroarchitekturen, Verlag: Springer, ISBN1-4419-0783-1, ISBN978-1-4419-0783-7, 978-1441907837, Veröffentlichungsdatum: Dez. 2009.
  • Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbuch der 3D -Integration, 3D -Prozesstechnologie Vol. 3, Wiley-vch, Weinheim 2014, ISBN978-3-527-33466-7.
  • Paul D. Franzon, Erik Jan Marinissen, Muhannad S. Bakir, Philip Garrou, Mitsumasa Koyanagi, Peter Ramm: Handbuch der 3D -Integration: "Entwerfen, Test und thermisches Management von 3D -integrierten Schaltkreisen", vol. 4, Wiley-Vch, Weinheim 2019, ISBN978-3-527-33855-9.

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