Statische Zufallszugriffsgedächtnis

Nicht zu verwechseln mit synchroner dynamischer Zufallszugriffsspeicher (Sdram).
Ein statischer Ram -Chip von a Nintendo Entertainment System Klon (2k × 8 Bit)

Statische Zufallszugriffsgedächtnis (statischer Widder oder Sram) ist eine Art von Art von Arbeitsspeicher (RAM), das verwendet Verriegelungsschaltung (Flip-Flop) jedes Stück aufbewahren. Sram ist flüchtiger Speicher; Daten gehen verloren, wenn die Stromversorgung entfernt wird.

Der Begriff statisch unterscheidet sram von Dram (dynamisch Zufallszugriffsgedächtnis), der regelmäßig sein muss erfrischt. SRAM ist schneller und teurer als Dram; es wird normalerweise für die verwendet Zwischenspeicher und intern Register von a Zentralprozessor während Dram für einen Computer verwendet wird Haupterinnerung.

Geschichte

Semiconductor Bipolar SRAM wurde 1963 von Robert Norman im Fairchild Semiconductor erfunden.[1] Mos Sram wurde 1964 von John Schmidt im Fairchild Semiconductor erfunden. Es war ein 64-Bit-MOS-P-Kanal-SRAM.[2][3]

Der SRAM war der Hauptfahrer hinter jedem neuen CMOs-Basierendem Technologieherstellungsprozess seit 1959 als CMOS erfunden wurde.[4] 1965,,[5] Arnold Farber und Eugene Schlig, die für IBM arbeiteten, schuf eine fest verdrahtete Speicherzelle, Verwendung einer Transistor Tor und Tunneldiode verriegeln. Sie ersetzten den Riegel durch zwei Transistoren und zwei Widerstände, eine Konfiguration, die als Farber-Schlig-Zelle bekannt wurde. Im Jahr 1965 haben Benjamin Agusta und sein Team von IBM einen 16-Bit-Silizium-Speicherchip basierend auf der Farber-Schlig-Zelle mit 80 Transistoren, 64 Widerständen und 4 Dioden erstellt.

Eigenschaften

Obwohl es als charakterisiert werden kann als flüchtiger Speicher, SRAM -Exponate Datenremanenz.[6]

SRAM bietet ein einfaches Datenzugriffsmodell und benötigt keinen Aktualisierungskreis. Leistung und Zuverlässigkeit sind gut und der Stromverbrauch im Leerlauf niedrig.[7]

Da SRAM mehr Transistoren pro Bit benötigt, ist es weniger dicht und teurer als DRAM und hat auch eine höhere Energie Verbrauch während des Lesens oder Schreibzugriffs. Der Stromverbrauch von SRAM variiert stark davon, wie häufig er zugegriffen wird.[7]

Anwendungen und Verwendungen

SRAM -Zellen auf der sterben eines STM32F103VGT6 Mikrocontroller wie von a gesehen Rasterelektronenmikroskop. Hergestellt von Stmicroelectronics mit einem 180-Nanometer Prozess. Die Topologie der Zellen ist deutlich sichtbar.
Vergleichsbild von 180 Nanometer SRAM -Zellen auf einem STM32F103VGT6 Mikrocontroller Wie von einem gesehen Optisches Mikroskop

Einbettungsgebrauch

Viele Kategorien von industriellen und wissenschaftlichen Subsystemen, Automobilelektronik und ähnlichem eingebettete Systeme, enthalten SRAM, das in diesem Zusammenhang als als bezeichnet werden kann Esram.[8] Ein gewisser Betrag (Kilobyte oder weniger) ist auch in praktisch allen modernen Geräten, Spielzeugen usw. eingebettet, die eine elektronische Benutzeroberfläche implementieren.

Sram in seinem Dual-portiert Form wird manchmal für Echtzeit verwendet digitale Signalverarbeitung Schaltungen.[9]

In Computern

SRAM wird auch in PCs, Workstations, Routern und peripheren Geräten verwendet: CPU Registrieren Sie Dateien, intern CPU -Caches und extern Burst-Modus Sram Caches, Festplatte Puffer, Router Puffer usw. LCD -Bildschirme und Drucker Verwenden Sie normalerweise auch SRAM, um das angezeigte Bild zu halten (oder gedruckt zu werden). SRAM wurde für den Hauptgedächtnis der meisten frühen PCs wie die verwendet ZX80, TRS-80 Modell 100 und Commodore Vic-20.

Hobbyisten

Hobbyisten, speziell für hausgemachte Prozessorbegeisterte,[10] Bevorzugen Sie oft SRAM aufgrund der einfachen Schnittstellen. Es ist viel einfacher, mit DRAM zu arbeiten, da es keine Aktualisierungszyklen gibt und die Adresse und Datenbusse häufig direkt zugänglich sind. Zusätzlich zu Bussen und Stromverbindungen benötigt SRAM normalerweise nur drei Steuerelemente: Chip Enable (CE), Write Enable (WE) und Ausgangsumgabe (OE). In synchronem SRAM ist auch die Uhr (CLK) enthalten.

Arten von SRAM

Nichtflüchtiger SRAM

Nichtflüchtiger SRAM (NVSRAM) hat eine Standard -SRAM -Funktionalität, speichern jedoch die Daten, wenn die Stromversorgung verloren geht, und gewährleistet die Erhaltung kritischer Informationen. NVSRAMs werden in einer Vielzahl von Situationen verwendet - Networking, Aerospace und Medical, unter anderem[11]- Wo die Erhaltung von Daten kritisch ist und wo Batterien unpraktisch sind.

Pseudostatischer Ram

Pseudostatischer Ram (PSRAM) hat einen DRAM -Speicherkern, kombiniert mit einem selbstfrischenden Schaltkreis.[12] Es erscheint äußerlich als langsameres SRAM, wenn auch mit einer Dichte/Kostenvorteil gegenüber echtem SRAM und ohne die Zugangskomplexität von DRAM.

Nach Transistortyp

Durch Flip-Flop-Typ

Nach Funktion

  • Asynchron- unabhängig von der Taktfrequenz; Daten in und Daten werden durch den Adressübergang gesteuert. Beispiele hier 6264 bzw. 62c256) sowie ähnliche Produkte bis zu 16 Mbit pro Chip.
  • Synchron- Alle Timings werden von den Taktkanten eingeleitet. Adresse, Daten in und andere Steuersignale sind den Taktsignalen zugeordnet.

In den neunziger Jahren wurde asynchrones SRAM für schnelle Zugangszeit verwendet. Asynchrones SRAM wurde als verwendet als Haupterinnerung Für kleine eingebettete Prozessoren ohne Cache ohne in allem von verwendeten von allen von industrielle Elektronik und Messsysteme zu Festplatten und Networking -Geräte unter vielen anderen Anwendungen. Heutzutage wird synchrones SRAM (z. B. DDR SRAM) eher ähnlich wie synchrones DRAM verwendet - DDR SDRAM Speicher wird eher verwendet als asynchrones Dram. Die synchrone Speicherschnittstelle ist viel schneller, da die Zugriffszeit durch Einsatz erheblich reduziert werden kann Pipeline die Architektur. Da Dram viel billiger ist als SRAM, wird SRAM häufig durch DRAM ersetzt, insbesondere in dem Fall, wenn ein großes Datenvolumen erforderlich ist. Der SRAM -Speicher ist jedoch viel schneller für den zufälligen Zugriff (nicht Block / Burst). Daher wird der SRAM -Speicher hauptsächlich für verwendet CPU -Cache, kleiner On-Chip-Speicher, FIFOS oder andere kleine Puffer.

Durch Funktion

  • Zero Bus Turnaround (ZBT) - Die Turnaround ist die Anzahl der Taktzyklen, die der Zugang zum SRAM von schreiben zu lesen und umgekehrt. Die Turnaround für ZBT -SRAMs oder die Latenz zwischen Lese- und Schreibzyklus ist Null.
  • SyncBurst (SyncBurst SRAM oder Synchronous-Burst SRAM)-Features Synchronous Burst-Schreibzugriff zum SRAM, um den Schreibvorgang zum SRAM zu erhöhen.
  • DDR SRAM - Synchron, einzelner Lese-/Schreibport, Doppeldatenrate I/O.
  • Quad -Datenrate SRAM- Synchron, separate Lese- und Schreiben von Ports, Vierfachdatenrate i/o.

Auf Chip integriert

SRAM kann als RAM- oder Cache-Speicher in Mikrokontrollern integriert werden (normalerweise von rund 32 Bytes bis 128Kilobytes) als primäre Caches in leistungsstarken Mikroprozessoren wie die x86 Familie und viele andere (ab 8)KBbis zu vielen Megabyte), um die Register und Teile der in einigen Mikroprozessoren verwendeten Staatsmaschine zu speichern (siehe Datei registrieren), an Anwendungsspezifische integrierte Schaltkreise (Asics) (normalerweise in der Reihenfolge von Kilobyten) und in Feldprogrammierbare Gate-Arrays (Fpgas) und komplexe programmierbare Logikgeräte (CPLDS).

Entwurf

Eine CMOS-SRAM-Zelle mit sechs Transsistors. WL: Weltlinie. BL: Bit -Linie.

Eine typische SRAM -Zelle besteht aus sechs Mosfetsund wird oft genannt 6t SRAM -Zelle. Jeder bisschen in der Zelle wird auf vier gespeichert Transistoren (M1, M2, M3, M4), die zwei Kreuzkupplungswechselrichter bilden. Diese Speicherzelle verfügt über zwei stabile Zustände, die zur Bezeichnung verwendet werden 0 und 1. Zwei zusätzliche Zugang Transistoren dienen dazu, den Zugriff auf eine Speicherzelle während des Lese- und Schreibvorgangs zu steuern. Zusätzlich zu 6T SRAM verwenden andere Arten von SRAM -Chips 4, 8, 10 (4T, 8T, 10T SRAM) oder mehr Transistoren pro Bit.[13][14][15] Vier-Transsistor SRAM ist in eigenständigen SRAM-Geräten (im Gegensatz zu SRAM, die für CPU-Caches verwendet werden), die in speziellen Prozessen mit einer zusätzlichen Ebene von CPU-Caches verwendet wurden Polysilicium, was sehr hochressige Klimmzüchtungswiderstände ermöglichen.[16] Der Hauptnachteil der Verwendung von 4T SRAM wird erhöht statische Kraft aufgrund des konstanten Stromflusses durch einen der Pulldown-Transistoren (M1 oder M2).

Viertransistor SRAM bietet Vorteile in der Dichte auf Kosten der Komplexität der Herstellung. Die Widerstände müssen kleine Abmessungen und große Werte haben.

Dies wird manchmal verwendet, um mehr als einen (Lese- und/oder Schreib-) Port zu implementieren, was in bestimmten Arten von nützlich sein kann Videospeicher und Registrieren Sie Dateien implementiert mit mehrportierten SRAM-Schaltkreisen.

Je weniger Transistoren pro Zelle benötigt werden, desto kleiner kann jede Zelle sein. Da die Kosten für die Verarbeitung eines Siliziumwafers relativ fixiert sind, wird die Verwendung kleinerer Zellen und so mehr Bit auf einem Wafer die Kosten pro Bit des Speichers verringert.

Speicherzellen, die weniger als vier Transistoren verwenden, sind möglich; Solche 3T[17][18] oder 1T-Zellen sind Dram, nicht sram (sogar die sogenannten 1T-sram).

Der Zugriff auf die Zelle wird durch die Wortzeile (WL in Abbildung) aktiviert, die die beiden steuert Zugang Transistoren m5 und M6 die wiederum steuern, ob die Zelle mit den Bitlinien verbunden sein sollte: Bl und Bl. Sie werden verwendet, um Daten sowohl für Lese- als auch für Schreibvorgänge zu übertragen. Obwohl es nicht ausschließlich notwendig ist, zwei Bitlinien zu haben, werden sowohl das Signal als auch seine Umkehrung typischerweise bereitgestellt, um sich zu verbessern Lärmränder.

Während des Read -Zugriffs werden die Bitlinien von den Wechselrichtern in der SRAM -Zelle aktiv hoch und niedrig angetrieben. Dies verbessert die SRAM -Bandbreite im Vergleich zu DRAMS - in einem Dram ist die Bitlinie mit Speicherkondensatoren verbunden und Anklage teilen lässt die Bitlinie nach oben oder unten schwingen. Die symmetrische Struktur von SRAMs ermöglicht auch Differentielle Signalübertragung, was kleine Spannungsschwankungen leichter nachweisbar macht. Ein weiterer Unterschied zu DRAM, der dazu beiträgt, SRAM schneller zu machen, besteht darin, dass kommerzielle Chips alle Adressbits gleichzeitig akzeptieren. Im Vergleich dazu haben Rohstoffdrams die Adresse in zwei Hälften, d. H. höhere Bits, gefolgt von niedrigeren Bits, über denselben Packungsstiften, um ihre Größe und Kosten niedrig zu halten.

Die Größe eines SRAM mit m Adresslinien und n Datenlinien sind 2m Worte, oder 2m× n Bits. Die häufigste Wortgröße ist 8 Bit, was bedeutet, dass ein einzelnes Byte gelesen oder an jedes von geschrieben werden kann 2m Verschiedene Wörter im SRAM -Chip. Mehrere übliche SRAM -Chips haben 11 Adresslinien (daher eine Kapazität von 211 = 2,048 = 2k Wörter) und ein 8-Bit-Wort, also werden sie als "2K × 8 sram" bezeichnet.

Die Abmessungen einer SRAM -Zelle auf einem IC werden durch die bestimmt minimale Merkmalsgröße des Prozesses, mit dem das IC hergestellt wurde.

SRAM -Betrieb

Eine SRAM -Zelle hat drei verschiedene Zustände: bereithalten (Die Schaltung ist im Leerlauf), lesen (Die Daten wurden angefordert) oder Schreiben (Aktualisieren des Inhalts). SRAM, das in Lese- und Schreibmodi arbeitet, sollten "Lesbarkeit" bzw. "Stabilität" haben. Die drei verschiedenen Staaten funktionieren wie folgt:

Bereithalten

Wenn die Wortzeile nicht geltend gemacht wird, die Zugang Transistoren m5 und M6 Trennen Sie die Zelle von den Bitlinien. Die beiden durch M gebildeten Kreuzkopplungsrvers1- M4 wird sich weiterhin gegenseitig verstärken, solange sie mit der Versorgung verbunden sind.

Lektüre

Theoretisch erfordert das Lesen nur das Wortzeile WL und das Lesen des SRAM -Zellzustands durch einen einzelnen Zugangstransistor und eine Bitlinie, z. M6, Bl. Bitlinien sind jedoch relativ lang und haben große Parasitäre Kapazität. Um das Lesen zu beschleunigen, wird in der Praxis ein komplexerer Prozess verwendet: Der Lesezyklus wird durch Streichelung beider Bitlinien BL und gestartet Bl, bis hoch (Logik 1) Stromspannung. Anschließend ermöglicht die Vorgehensweise die Wortzeile WL beide Zugangstransistoren m5 und M6, was dazu führt, dass eine Bit -Linie -BL -Spannung leicht sinkt. Dann der BL und Bl Linien haben einen kleinen Spannungsunterschied zwischen ihnen. Ein Sinnesverstärker wird erkennen, welche Linie die höhere Spannung hat, und bestimmen somit, ob es gab 1 oder 0 gelagert. Je höher die Empfindlichkeit des Sinnesverstärkers, desto schneller der Lesevorgang. Da die NMOs leistungsfähiger sind, ist der Pulldown einfacher. Daher sind Bitlinien traditionell mit hoher Spannung vorbereitet. Viele Forscher versuchen auch, mit einer etwas niedrigen Spannung zu platzieren, um den Stromverbrauch zu verringern.[19][20]

Schreiben

Der Schreibzyklus beginnt mit der Anwendung des Werts, der in die Bitzeilen geschrieben werden soll. Wenn wir eine schreiben wollen 0wir würden a anwenden 0 zu den Bitzeilen, d. H. Einstellung Bl zu 1 und BL zu 0. Dies ähnelt dem Anwenden eines Reset -Puls auf eine Sr-latch, was dazu führt, dass der Flip -Flop den Zustand ändert. EIN 1 wird geschrieben, indem die Werte der Bitzeilen invertiert werden. WL wird dann geltend gemacht und der Wert, der gespeichert werden soll Cross-gekoppelte Wechselrichter. In der Praxis Zugang zu NMOS -Transistoren m5 und M6 müssen stärker sein als beide unteren NMOs (m)1, M3) oder Top PMOS (m)2, M4) Transistoren. Dies ist leicht zu erhalten, da PMOS -Transistoren bei gleicher Größe viel schwächer sind als NMOs. Folglich, wenn ein Transistorpaar (z. B. m)3 und M4) wird durch den Schreibprozess nur geringfügig außer Kraft gesetzt, das entgegengesetzte Transistorenpaar (m)1 und M2) Die Gate -Spannung wird ebenfalls geändert. Dies bedeutet, dass das m1 und M2 Transistoren können einfacher überschrieben und so weiter. Daher vergrößern kreuzkoppelte Wechselrichter den Schreibprozess.

Busverhalten

RAM Mit einer Zugriffszeit von 70 ns gibt es in 70 ns gültige Daten aus dem Zeitpunkt der Gültigkeit der Adresslinien aus. Einige SRAM -Zellen haben einen "Seitenmodus", in dem Wörter einer Seite (256, 512 oder 1024 Wörter) nacheinander mit einer signifikant kürzeren Zugriffszeit (typischerweise ungefähr 30 ns) gelesen werden können. Die Seite wird ausgewählt, indem die oberen Adresszeilen festgelegt werden, und dann werden Wörter nacheinander gelesen, indem Sie die unteren Adresszeilen durchtreten.

Produktionsprobleme

Mit der Einführung der Flossen Die Durchführung von Transistor von SRAM -Zellen begannen, unter zunehmenden Ineffizienzen in Zellgrößen zu leiden. In den letzten 30 Jahren (von 1987 bis 2017) mit einem stetig abnehmenden Abfall Transistorgröße (Knotengröße) Die Fußabdruckstrumpfung der SRAM-Zell-Topologie selbst wurde verlangsamt, was es schwieriger macht, die Zellen dichter zu packen.[4]

Neben Problemen mit Größe ist eine bedeutende Herausforderung moderner SRAM -Zellen eine statische Stromverletzung. Der Strom, der aus der positiven Versorgung fließt (vdd), durch die Zelle und auf den Boden, nimmt exponentiell zu, wenn die Temperatur der Zelle steigt. Die Zellleistungabfluss tritt sowohl in aktiven als auch in Leerlaufzuständen auf, wodurch nützliche Energie ohne nützliche Arbeit verschwendet wird. Obwohl in den letzten 20 Jahren das Problem teilweise durch die Datenretentionsspannungstechnik (DRV) mit Reduktionsraten von 5 bis 10 angesprochen wurde, führte die Abnahme der Knotengröße auf etwa 2 zurück.[4]

Mit diesen beiden Themen wurde es schwieriger, energieeffiziente und dichte SRAM-Erinnerungen zu entwickeln, was die Halbleiterindustrie dazu veranlasste, nach Alternativen wie zu suchen, z. B. Stt-mram und F-RAM.[4][21]

Forschung

Im Jahr 2019 berichtete ein französisches Institut über eine Untersuchung eines IoT-Purposed 28nm erfunden IC.[22] Es basierte auf Voller Silizium auf Isolator vollständig erschöpft-transistoren (FD-SOI) hatten zwei portierte SRAM-Speicherschiene für synchron/asynchrone Zugriffe und selektiv virtueller Boden (SVGND). Die Studie behauptete, in einem "Schlaf" einen ultra-niedrigen SVGND-Strom zu erreichen und Modi zu lesen, indem er seine Spannung fein stimmte.[22]

Siehe auch

Verweise

  1. ^ "1966: Halbleiter-Rams erfüllen Hochgeschwindigkeitsspeicheranforderungen". Computergeschichte Museum. Abgerufen 19. Juni 2019.
  2. ^ "1970: MOS Dynamic RAM konkurriert mit dem magnetischen Kerngedächtnis des Preisspeichers".
  3. ^ "Speichervorlesungen" (PDF).
  4. ^ a b c d Walker, Andrew (17. Dezember 2018). "Das Problem mit SRAM". EE mal.{{}}: CS1 Wartung: URL-Status (Link)
  5. ^ "Zerstörungsfreies Speicherarray".
  6. ^ Sergei Skorobogatov (Juni 2002). "Niedertemperaturdaten Remanenz im statischen RAM". Universität Cambridge, Computerlabor. Abgerufen 2008-02-27. {{}}: Journal zitieren erfordert |journal= (Hilfe)
  7. ^ a b Null, Linda; Lobur, Julia (2006). Das Wesentliche der Computerorganisation und Architektur. Jones und Bartlett Publishers. p. 282. ISBN 978-0763737696. Abgerufen 2021-09-14.
  8. ^ Fahad Arif (5. April 2014). "Microsoft sagt, dass Xbox One ESRAM ein" großer Gewinn "ist - erklärt, wie es das Erreichen von 1080p/60 fps ermöglicht.". Abgerufen 2020-03-24.
  9. ^ Shared Speicherschnittstelle mit dem TMS320C54X DSP (PDF), abgerufen 2019-05-04
  10. ^ "Hausgemachte CPU".
  11. ^ Computerorganisation (4. Aufl.). [S.L.]: McGraw-Hill. 1996-07-01. ISBN 978-0-07-114323-3.
  12. ^ "3.0V Core Async/Page PSRAM -Speicher" (PDF). Mikron. Abgerufen 2019-05-04.
  13. ^ Kulkarni, Jaydeep P.; Kim, Keejong; Roy, Kaushik (2007). "Ein 160 mV robuster Schmitt -Auslöser -basierter Unterschwellenwert sram". IEEE Journal of Solid-State Circuits. 42 (10): 2303. Bibcode:2007ijssc..42.2303k. doi:10.1109/jssc.2007.897148. S2CID 699469.
  14. ^ US -Patent 6975532: Quasistatischer Zufallszugriffsspeicher
  15. ^ "Flächenoptimierung in 6T- und 8T-SRAM-Zellen unter Berücksichtigung der VTH-Variation in zukünftigen Prozessen-Morita et al. E90-C (10): 1949-IECE-Transaktionen auf Elektronik". Archiviert von das Original am 2008-12-05.
  16. ^ Preston, Ronald P. (2001). "14: Registrieren Sie Dateien und Caches" (PDF). Das Design von Hochleistungs -Mikroprozessorschaltungen. IEEE Press. p. 290.
  17. ^ US -Patent 6975531: 6F2 3-Transistor-Dram Gain-Zelle
  18. ^ 3T-IRAM (R) -Technologie
  19. ^ SRAM -Vorhargensystem zur Reduzierung der Schreibkraft
  20. ^ Hochgeschwindigkeits-, niedrige Stromentwurfsregeln für SRAM-Pregarge und Selbstzweifung bei technologischen Variationen
  21. ^ Walker, Andrew (6. Februar 2019). "Das Rennen hat begonnen". EE mal.{{}}: CS1 Wartung: URL-Status (Link)
  22. ^ a b Reda, Boumchedda (20. Mai 2019). "Ultra-Low-Spannung und energieeffizientes SRAM-Design mit neuen Technologien für IoT-Anwendungen". Grenoble Alpes University.{{}}: CS1 Wartung: URL-Status (Link)