Herstellung von Halbleitervorrichtungen

Das Glenn Research Center der NASA sauberes Zimmer
Externes Bild
image icon Foto des Innenraums eines sauberen Raums eines 300 -mm -Fabrikums von TSMC

Herstellung von Halbleitervorrichtungen Wird der Prozess zur Herstellung verwendet? Halbleiterbauelemente, normalerweise Integrierter Schaltkreis (IC) Chips wie moderne Computerprozessoren, Mikrocontroller und Speicherchips wie z. Nand Flash und Dram das sind im Alltag vorhanden elektrisch und elektronisch Geräte. Es ist eine mehrstufige Sequenz von photolithografisch und chemische Verarbeitungsschritte (wie z. Oberflächenpassivierung, Wärmeoxidation, planare Diffusion und Junction Isolation) während der elektronische Schaltkreise werden nach und nach auf a erstellt Wafer aus reinem Halbleiter Material. Silizium wird fast immer verwendet, aber verschiedene zusammengesetzte Halbleiter werden für spezielle Anwendungen verwendet.

Der gesamte Herstellungsprozess braucht Zeit, von Anfang bis hin zu verpackten Chips, die für den Versand bereit sind, mindestens sechs bis acht Wochen (nur auf Band, einschließlich des Schaltungsdesigns) und wird in hochspezialisierten durchgeführt Halbleiterherstellungsanlagen, auch Gießerei oder Fabrik genannt.[1] Die gesamte Fertigung findet in einem sauberen Raum statt, der der zentrale Teil eines Fabriks ist. In fortgeschritteneren Halbleitergeräten wie modern 14/10/7 nm Knoten, Herstellung kann bis zu 15 Wochen dauern, wobei 11 bis 13 Wochen der Branchendurchschnitt sind.[2] Die Produktion in fortschrittlichen Herstellungsanlagen wird vollständig automatisiert und in einer hermetisch versiegelten Stickstoffumgebung durchgeführt, um den Ertrag zu verbessern (der Prozentsatz der Mikrochips, die korrekt in einem Wafer funktionieren), wobei automatisierte Materialhandhabungssysteme den Transport von Wafern von Maschine zu Maschine betreuen. Waffeln werden im Inneren transportiert FOUPS, spezielle versiegelte Plastikkästen. Alle Maschinen und FOUPS enthalten eine interne Stickstoffatmosphäre. Die Luft in den Maschinen und Fällen wird normalerweise sauber gehalten als die umgebende Luft im Reinraum. Diese innere Atmosphäre ist als Mini-Umgebung bekannt.[3] Herstellungsanlagen benötigen große Mengen flüssiges Stickstoff, um die Atmosphäre innerhalb von Produktionsmaschinen und -fällen aufrechtzuerhalten, die ständig mit Stickstoff gespült werden.[4]

Größe

Eine spezifische Halbleiterprozess hat spezifische Regeln für die Mindestgröße und den Abstand für Merkmale auf jeder Schicht des Chips.[5] Oft hat ein neueres Halbleiterprozesse kleinere Mindestgrößen und einen engeren Abstand, der ein einfaches ermöglicht sterben schrumpfen Kosten senken und die Leistung verbessern.[5] teilweise aufgrund einer Zunahme der Transistordichte (Anzahl der Transistoren pro Quadratmillimeter). Frühe Halbleiterprozesse hatten willkürliche Namen wie z. Hmos III, Chmos V; Spätere werden nach Größe wie z. 90 -nm -Prozess.

Nach Industriestandard, jede Generation des Semiconductor -Herstellungsprozesses, auch bekannt als Technologieknoten[6] oder Prozessknoten,[7][8] wird durch die Prozesse bezeichnet minimale Merkmalsgröße. Technologieknoten, auch als "Prozesstechnologien" oder einfach "Knoten" bezeichnet, werden typischerweise durch die Größe in der Größe in angezeigt Nanometer (oder historisch Mikrometer) des Prozesses ' Transistor -Tor Länge. Dies war jedoch seit 1994 nicht mehr der Fall. Zunächst war die Transistor -Gate -Länge kleiner als die, die durch den Namen des Prozessknotens (z. B. 350 nm Knoten) vorgeschlagen wurde; Dieser Trend kehrte jedoch 2009 um.[9] Die Nanometer, die zum Namen Prozessknoten verwendet werden, sind mehr zu einem Marketingbegriff geworden, der weder zu den tatsächlichen Merkmalsgrößen noch zu Transistordichte (Anzahl der Transistoren pro Quadratmillimeter) steht. Zum Beispiel hat der frühere 10 -nm -Prozess von Intel tatsächlich Funktionen (die Tipps von Flossen Fins) mit einer Breite von 7 nm ist der frühere 10 -nm -Prozess von Intel in der Transistordichte wie 7 nm -Prozesse von TSMC ähnlich, während die 12- und 14 -nm -Prozesse von GlobalFoundries ähnliche Merkmalsgrößen aufweisen.[10][11][12]

Geschichte

Siehe auch: Liste der Beispiele der Halbleiterskala, Moores Gesetz, MOS -integrierte Schaltung, Halbleiterindustrie, und Transistordichte

20. Jahrhundert

Eine verbesserte Art von MOSFET -Technologie, CMOswurde entwickelt von Chih-Tang Sah und Frank Wanlass bei Fairchild Semiconductor 1963.[13][14] CMOs wurde von kommerzialisiert von RCA In den späten 1960er Jahren.[13] RCA kommerziell verwendete CMOs für seine Integrierte Schaltkreise der 4000er-Serie 1968 beginnend mit einem 20 µm Prozess vor allmählich Skalierung zu a 10 µm Prozess in den nächsten Jahren.[15]

Die Herstellung von Halbleiter Geräte hat sich seitdem aus verbreitet von Texas und Kalifornien in den 1960er Jahren zum Rest der Welt, einschließlich Asien, Europa, und die Naher Osten.

21. Jahrhundert

Das Halbleiterindustrie ist heute ein globales Geschäft. Die führenden Halbleiterhersteller haben in der Regel Einrichtungen auf der ganzen Welt. Samsung ElectronicsDer weltweit größte Hersteller von Halbleitern verfügt über Einrichtungen in Südkorea und den USA. IntelDer zweitgrößte Hersteller verfügt über Einrichtungen in Europa und Asien sowie in den USA. TSMC, Die Welt größte Reine Spielfießerei, hat Einrichtungen in Taiwan, China, Singapur und den USA. Qualcomm und Broadcom gehören zu den größten fabeless Halbleiterunternehmen, die ihre Produktion an Unternehmen wie TSMC auslagern.[16] Sie haben auch Einrichtungen in verschiedenen Ländern.

Seit 2009 ist "Node" zu Marketingzwecken zu einem kommerziellen Namen geworden, der neue Generationen von Prozesstechnologien anzeigt, ohne dass sich die Gate -Länge, Metall -Tonhöhe oder Gate -Tonhöhe in Beziehung setzt.[17][18][19] Zum Beispiel, GlobalFoundries' 7 nm Prozess ist ähnlich wie Intel's 10 nm Prozess, daher ist der konventionelle Begriff eines Prozessknotens verschwommen.[20] Zusätzlich TSMC und Samsung'S 10 nm -Prozesse sind nur geringfügig dichter als die 14 -nm -Transistordichte von Intel. Sie sind dem 14 -nm -Prozess von Intel tatsächlich viel näher als in Intels 10 -nm -Prozess (z. B. die Flossenhöhe von Samsung 10 nm ist genau das gleiche wie der von Intels 14 -nm -Prozess: 42 nm).[21][22]

Ab 2019, 14 Nanometer und 10 Nanometer Chips sind in Massenproduktion von Intel, Umc, TSMC, Samsung, Mikron, SK Hynix, Toshiba -Erinnerung und GlobalFoundries mit 7 Nanometer Prozesschips in der Massenproduktion durch verarbeiten TSMC und Samsungobwohl ihre 7 Die Definition der Nanometerknoten ist ähnlich wie Intel's 10 Nanometerprozess. Das 5 Nanometer Der Prozess wurde 2018 von Samsung produziert.[23] Ab 2019 der Knoten mit dem höchsten Transistordichte ist TSMCs 5 Nanometer -N5 -Knoten,[24] mit einer Dichte von 171,3 Millionen Transistoren pro Quadratmillimeter.[25] Im Jahr 2019 kündigten Samsung und TSMC Pläne zur Produzierung an 3 Nanometer Knoten. GlobalFoundries hat beschlossen, die Entwicklung neuer Knoten über 12 Nanometer hinaus zu stoppen, um Ressourcen zu sparen, da festgestellt wurde, dass die Einrichtung einer neuen Fabrik für die Bearbeitung von Sub-12-NM-Bestellungen über die finanziellen Fähigkeiten des Unternehmens hinausgehen würde.[26] Ab 2019Samsung ist Branchenführer bei fortgeschrittenem Halbleiter -Skalierung, gefolgt von TSMC und dann Intel.[27]

Liste der Schritte

Dies ist eine Liste von Verarbeitungstechniken, die während des Aufbaus eines modernen elektronischen Geräts mehrfach eingesetzt werden. Diese Liste impliziert nicht unbedingt eine bestimmte Reihenfolge. Ausrüstung für die Durchführung dieser Prozesse erfolgt von Eine Handvoll Unternehmen. Alle Geräte müssen getestet werden, bevor ein Halbleiterfabrikwerk begonnen wird.[28] Diese Prozesse werden danach durchgeführt Integriertes Schaltungsdesign.

Zusätzlich Schritte wie z. Wright Etch kann durchgeführt werden.

Fortschritt der Miniaturisierung und Vergleich der Größen von Semiconductor -Herstellungsprozessknoten mit einigen mikroskopischen Objekten und sichtbaren Lichtwellenlängen.

Verhinderung von Kontamination und Mängel

Hauptartikel: Sauberes Zimmer

Wenn die Merkmalsbreiten weitaus größer als etwa 10 waren MikrometernDie Reinheit der Halbleiter war kein so großes Problem wie heute bei der Herstellung von Geräten. Wenn Geräte stärker integriert werden, Saubere zimmer muss noch sauberer werden. Heute sind Fabrikationsanlagen Druck- Mit gefilterten Luft, um selbst die kleinsten Partikel zu entfernen, die auf den Wafern ruhen und zu Mängel beitragen könnten. Die Decken von Halbleiterreinräumen haben Lüfterfiltereinheiten (FFUS) in regelmäßigen Abständen, um die Luft ständig im Reinraum zu ersetzen und zu filtern; Halbleiterkapitalausrüstung kann auch einen eigenen FFUs haben. Der FFUs, kombiniert mit erhöhten Böden mit Grills, trägt dazu bei, einen laminaren Luftstrom zu gewährleisten, um sicherzustellen, dass Partikel sofort auf den Boden gebracht werden und aufgrund von Turbulenzen nicht in der Luft aufgehängt bleiben. Die Arbeiter in einer Halbleiterfabrik -Einrichtung müssen tragen Reinraumanzüge Um die Geräte vor dem Menschen zu schützen Kontamination. Um die Oxidation zu verhindern und den Ertrag zu erhöhen, können FOUPS und Halbleiterkapitalgeräte eine hermetisch versiegelte reine Stickstoffumgebung mit ISO -Klasse -1 -Staubniveau haben. FOUPS und Smif Pods isolieren die Wafer im Reinraum aus der Luft und erhöhen die Ausbeute, da sie die Anzahl der durch Staubpartikel verursachten Defekte verringern. Außerdem haben Fabs so wenige Menschen wie möglich im Reinraum, um die Aufrechterhaltung der Reinraumumgebung zu erleichtern, da Menschen, selbst beim Tragen von Reinraumanzügen große Mengen an Partikeln, insbesondere beim Gehen.[35][36][37]

Wafer

Hauptartikel: Wafer (Elektronik) und monokristallines Silizium

Eine typische Wafer ist extrem hergestellt reines Silizium das ist gewachsen hinein monokristalline zylindrisch Barge (Boule) bis zu 300 mm (etwas weniger als 12 Zoll) im Durchmesser mit dem Czochralski -Prozess. Diese Pergots werden dann in Wafern in Wafern geschnitten, etwa 0,75 mm dick und poliert, um eine sehr regelmäßige und flache Oberfläche zu erhalten.

wird bearbeitet

Siehe auch: Waferherstellung

Bei der Herstellung der Halbleitervorrichtung fallen die verschiedenen Verarbeitungsschritte in vier allgemeine Kategorien: Ablagerung, Entfernung, Strukturierung und Modifikation elektrischer Eigenschaften.

  • Ablage ist ein Prozess, der ein Material wächst, beschichtet oder auf andere Weise auf den Wafer überträgt. Zu den verfügbaren Technologien gehören physische Dampfabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Ablagerung (ECD), Molekularstrahlepitaxie (MBE) und in jüngerer Zeit, Atomschichtabscheidung (Ald) unter anderem. Die Ablagerung kann verstanden werden, um einzuschließen Oxid Schichtbildung, durch Wärmeoxidation oder genauer gesagt, Lokus.
  • Entfernung ist ein Prozess, der Material aus dem Wafer entfernt; Beispiele sind Ätzprozesse (entweder nass oder trocken) und chemisch-mechanische Planarisation (CMP).
  • Musterung ist die Gestaltung oder Veränderung abgelagerter Materialien und wird im Allgemeinen als als bezeichnet Lithografie. Zum Beispiel wird in der konventionellen Lithographie der Wafer mit einer Chemikalie bezeichnet, die als a genannt wird Photoresist; Dann eine Maschine namens a Stepper fokussiert, richtet sich an und bewegt a Maskeausgewählte Teile des Wafers unten in das Licht mit kurzer Wellenlänge aussetzen; Die exponierten Regionen werden von einer Entwicklerlösung weggespült. Nach dem Ätzen oder einer anderen Verarbeitung wird der verbleibende Photoresist von "trocken" entfernt, Plasma Ashing (Photoresist -Stripping oder Streifen). Der Photoresist kann auch unter Verwendung von nassen chemischen Prozessen entfernt werden, die den Wafer in einer Flüssigkeit beschichten, um den Photoresist zu entfernen.[38]
  • Änderung der elektrischen Eigenschaften hat historisch mitgeführt Doping Transistor Quellen und Abflüsse (ursprünglich von Diffusionsöfen und später von Ionenimplantation). Diese Dopingprozesse folgen von Ofenglühen oder in fortgeschrittenen Geräten von Schnelles thermisches Glühen (RTA); Tempern dient dazu, die implantierten Dotiermittel zu aktivieren. Die Modifikation der elektrischen Eigenschaften erstreckt sich nun auch auf die Verringerung des Materials Dielektrizitätskonstante in Low-K-Isolatoren durch Exposition zu ultraviolettes Licht in der UV -Verarbeitung (UVP). Modifikation wird häufig durch erreicht durch Oxidation, die durchgeführt werden können, um Halbleiter-Isolator-Übergänge zu schaffen, wie beispielsweise in der lokalen Oxidation von Silizium (Lokus) Zu fertigen Transistoren für Metalloxidfeldeffekte.

Moderne Chips haben bis zu elf oder mehr Metallspiegel, die in über 300 oder mehr sequenzierten Verarbeitungsschritten erzeugt werden.

Front-End-of-Line-Verarbeitung (FEOL)

Hauptartikel: Feol

Die FEOL -Verarbeitung bezieht sich auf die Bildung der Transistoren direkt in der Silizium. Der rohe Wafer wird durch das Wachstum einer Ultrat, praktisch fehlerfreie Siliziumschicht durch Epitaxie. Im fortgeschrittensten Logikgeräte, frühere Für den Silizium -Epitaxieschritt werden Tricks durchgeführt, um die Leistung der zu bebenden Transistoren zu verbessern. Eine Methode ist die Einführung von a Anstrengender Schritt wobei eine Siliziumvariante wie z. Silizium-Germanium (Sige) wird hinterlegt. Sobald das epitaxiale Silizium abgelagert ist, ist die Kristallgitter wird etwas gestreckt, was zu einer verbesserten elektronischen Mobilität führt. Eine andere Methode, genannt Silizium auf Isolator Die Technologie beinhaltet das Einsetzen einer Isolierschicht zwischen dem rohen Siliziumwafer und der dünnen Schicht der nachfolgenden Siliziumpitaxie. Diese Methode führt zur Schaffung von Transistoren mit reduziertem parasitäre Wirkungen.

Toroxid und Implantate

Hauptartikel: selbstausgerichtetes Tor und Doping (Halbleiter)

Front-End-Oberflächen-Engineering folgt vom Wachstum der Gate Dielectric (traditionell Siliciumdioxid), Strukturierung des Tores, Musterung der Quellen- und Abflussregionen und anschließende Implantation oder Diffusion von Dotierstoffen, um die gewünschten komplementären elektrischen Eigenschaften zu erhalten. Im Dynamischer Direktzugriffsspeicher (DRAM) Geräte, Speicher Kondensatoren werden zu diesem Zeitpunkt auch hergestellt, normalerweise über dem Zugangstransistor gestapelt (der inzwischen nicht mehr existierende DRAM -Hersteller Qimonda implementierte diese Kondensatoren mit Gräben tief in die Siliziumoberfläche).

Back-of-Line-Verarbeitung (BACK-OF-LINE

Hauptartikel: Beol

Metallschichten

Sobald die verschiedenen Halbleitergeräte waren erstelltSie müssen miteinander verbunden sein, um die gewünschten elektrischen Schaltungen zu bilden. Dies geschieht in einer Reihe von Wafer -Verarbeitungsschritten, die gemeinsam als Beol bezeichnet werden (nicht zu verwechseln mit Back End der Chipherstellung, die sich auf die Verpackungs- und Testphasen bezieht). BEOL -Verarbeitung beinhaltet die Erstellung von Metallverbindungsdrähten, die durch dielektrische Schichten isoliert werden. Das Isoliermaterial war traditionell eine Form von SIO2 oder ein Silikatglas, aber in letzter Zeit neu Niedrige Dielektrizitätskonstante Es werden Materialien verwendet (wie Silizium -Oxycarbid), was typischerweise dielektrische Konstanten um 2,7 liefert (im Vergleich zu 3,82 für SIO2), obwohl Materialien mit Konstanten nur 2,2 für Chipmacher angeboten werden. Hoch-κ-Dielektrika kann stattdessen verwendet werden.

Verbinden

Hauptartikel: Interconnect (integrierte Schaltungen)
Synthetisches Detail von a Standardzelle durch vier Schichten planarisierter Kupferverbindung bis hin zu Polysilicon (Pink), Wells (grau) und Substrat (grün).

Historisch gesehen wurden die Metalldrähte komponiert Aluminium. Bei diesem Ansatz zur Verkabelung (oft genannt Subtraktives Aluminium), Deckenfilme von Aluminium werden zuerst abgelagert, gemustert und dann geätzt, wobei isolierte Drähte hinterlassen werden. Dielektrisches Material wird dann über die exponierten Drähte abgelagert. Die verschiedenen Metallschichten werden durch Ätzen von Löchern miteinander verbunden (genannt "vias ") im Isoliermaterial und dann ablegen Wolfram in ihnen mit einem CVD Technik Verwenden Tungsten Hexafluorid; Dieser Ansatz wird immer noch bei der Herstellung vieler Speicherchips verwendet, wie z. Dynamischer Direktzugriffsspeicher (DRAM), weil die Anzahl der Verbindungsstufen gering ist (derzeit nicht mehr als vier).

In jüngerer Zeit, da die Anzahl der Verbindungsstufen für die Logik aufgrund der großen Anzahl von Transistoren, die jetzt in einem modernen miteinander verbunden sind, erheblich zugenommen hat MikroprozessorDie Zeitverzögerung der Verkabelung ist so wichtig geworden, dass eine Änderung des Verkabelungsmaterials (von Aluminium bis zu Kupferverbindung Schicht) und eine Änderung des dielektrischen Materials (von Siliziumdioxiden zu neuer Low-k Isolatoren). Diese Leistungsverbesserung hat auch einen reduzierten Kosten durch Damascene Verarbeitung, die Verarbeitungsschritte beseitigt. Mit zunehmender Anzahl der Verbindungsniveaus ist eine planarisierende vorherige Schichten erforderlich, um vor der nachfolgenden Lithographie eine flache Oberfläche zu gewährleisten. Ohne sie würden sich die Werte zunehmend krumant machen, sich außerhalb der Schwerpunkt der verfügbaren Lithographie ausdehnen und somit die Fähigkeit des Musters beeinträchtigen. CMP (chemisch-mechanische Planarisation) ist die primäre Verarbeitungsmethode, um eine solche planarisierung zu erreichen, obwohl trocken zurück wird immer noch manchmal verwendet, wenn die Anzahl der Verbindungsstufen nicht mehr als drei beträgt. Kupferverbindungen verwenden eine elektrisch leitende Barriereschicht, um zu verhindern, dass das Kupfer in seine Umgebung in ("Vergiftung") diffundiert.

Wafertest

Die stark serialisierte Natur der Waferverarbeitung hat die Nachfrage nach erhöht Metrologie Zwischen den verschiedenen Verarbeitungsschritten. Zum Beispiel die dünne Filmmetrologie basierend auf Ellipsometrie oder Reflektometrie wird verwendet, um die Dicke von Gateoxid sowie die Dicke fest zu steuern, Brechungsindex und Aussterbenkoeffizient von Photoresist und anderen Beschichtungen.[39] Die Geräte für Wafer -Testmetrologie werden verwendet, um zu überprüfen, ob die Wafer bis zum Testen nicht durch frühere Verarbeitungsschritte beschädigt wurden. Wenn zu viele stirbt Bei einem Wafer ist der gesamte Wafer gescheitert, um die Kosten für die weitere Verarbeitung zu vermeiden. Virtuelle Metrologie wurde verwendet, um Wafereigenschaften auf der Grundlage statistischer Methoden vorherzusagen, ohne die physikalische Messung selbst durchzuführen.[1]

Gerätetest

Hauptartikel: Waferprüfung

Sobald das Front-End-Verfahren abgeschlossen ist, werden die Halbleitergeräte oder Chips einer Vielzahl von elektrischen Tests unterzogen, um festzustellen, ob sie ordnungsgemäß funktionieren. Der Prozentsatz der Geräte auf dem Wafer, die als ordnungsgemäß ausgeführt wurden, werden als die bezeichnet Ertrag. Hersteller sind in der Regel in Bezug auf ihre Erträge geheim, aber es kann nur 30% sein, was bedeutet, dass nur 30% der Chips auf dem Wafer wie beabsichtigt funktionieren. Prozessvariation ist einer unter vielen Gründen für einen geringen Ertrag. Das Tests wird durchgeführt, um zu verhindern, dass Chips in relativ teure Pakete zusammengebaut werden.

Die Ausbeute hängt oft, aber nicht unbedingt mit der Größe der Geräte (Würfel oder Chip) zusammen. Als Beispiel kündigte TSMC im Dezember 2019 eine durchschnittliche Rendite von ~ 80% mit einer Spitzenrendite pro Wafer von> 90% für ihre an 5nm Testen Sie Chips mit a sterben Größe von 17,92 mm2. Die Ausbeute ging auf 32,0% bei einer Erhöhung der Würfelgröße auf 100 mm zurück2.[40]

Der Fab testet die Chips auf dem Wafer mit einem elektronischen Tester, der winzige Sonden gegen den Chip drückt. Die Maschine markiert jeden schlechten Chip mit einem Tropfen Farbstoff. Derzeit ist die elektronische Farbstoffmarkierung möglich, wenn Wafer -Testdaten (Ergebnisse) in einer zentralen Computerdatenbank angemeldet sind und Chips "festgelegt" (d. H. In virtuelle Behälter sortiert) gemäß festgelegten Testgrenzen wie maximalen Betriebsfrequenzen/Uhren, Anzahl der Arbeit (voll funktionsfähige) Kerne pro Chip usw. Die daraus resultierenden Binning -Daten können auf einer Waferkarte grafisch oder protokolliert werden, um Herstellungsfehler zu verfolgen und schlechte Chips zu markieren. Diese Karte kann auch während der Waferbaugruppe und der Verpackung verwendet werden. Binning ermöglicht es, dass Chips, die ansonsten abgelehnt werden, in Produkten mit niedrigerer Ebene wiederverwendet werden, wie es bei GPUs und CPUs der Fall ist, was die Ausbeute der Geräte erhöht, insbesondere da nur sehr wenige Chips voll funktionsfähig sind (alle Kerne haben zum Beispiel korrekt funktionsfähig). efuses kann verwendet werden, um Teile von Chips wie Kernen zu trennen, entweder weil sie nicht wie bei Binning oder als Teil der Marktsegmentierung (mit demselben Chip für niedrige, mittlere und High-End-Ebenen) gearbeitet haben. Chips haben möglicherweise Ersatzteile, damit der Chip die Tests vollständig bestehen kann, auch wenn er mehrere nicht arbeitende Teile hat.

Chips werden auch nach der Verpackung erneut getestet, da die Bindungsdrähte möglicherweise fehlen, oder die analoge Leistung kann durch das Paket geändert werden. Dies wird als "Endtest" bezeichnet. Chips können auch mit Röntgenstrahlen abgebildet werden.

Normalerweise Gebühren für die Testzeit mit Preisen in der Reihenfolge von Cent pro Sekunde. Die Testzeiten variieren von einigen Millisekunden bis zu einigen Sekunden, und die Testsoftware ist für eine verkürzte Testzeit optimiert. Mehrere Chip-Tests (Multi-Site) -Tests sind ebenfalls möglich, da viele Tester über die Ressourcen verfügen, um die meisten oder alle Tests parallel und auf mehreren Chips gleichzeitig auszuführen.

Chips werden häufig mit "Testbarkeitsfunktionen" ausgelegt, wie z. Scanketten oder ein "eingebauter Selbsttest"Um Tests zu beschleunigen und die Testkosten zu senken. Bei bestimmten Konstruktionen, die spezielle analoge Fab-Prozesse verwenden, werden Wafer während der Tests auch laserbezogen, um streng verteilte Widerstandswerte zu erreichen, wie dies durch das Design angegeben ist.

Gute Designs versuchen zu testen und statistisch zu verwalten Ecken (Extreme des Siliziumverhaltens, das durch ein Hoch verursacht wird Betriebstemperatur kombiniert mit den Extremen der fabelhaften Verarbeitungsschritte). Die meisten Designs kümmern sich um mindestens 64 Ecken.

Geräteausbeute

Die Ausbeute oder Sterblichkeitsertrag für Geräte ist die Anzahl der Arbeitschips oder -stirme auf einem Wafer, das in Prozent angegeben ist, da die Anzahl der Chips auf einem Wafer (sterben pro Wafer, DPW) je nach Größe der Chips und des Waferdurchmessers variieren kann. Ertragsverschlechterung ist eine Verringerung des Ertrags, der historisch hauptsächlich durch Staubpartikel verursacht wurde. Seit den 1990er Jahren wird der Ertragsverschlechter hauptsächlich durch Prozessvariationen, der Prozess selbst und durch die in der Chipherstellung verwendeten Werkzeuge verursacht, obwohl Staub immer noch ein Problem in bleibt viele ältere Fabriken. Staubpartikel haben einen zunehmenden Einfluss auf die Ausbeute, da die Merkmalsgrößen mit neueren Prozessen geschrumpft werden. Die Automatisierung und die Verwendung von Mini -Umgebungen in Produktionsanlagen, Fuups und SMIFs haben eine Verringerung der durch Staubpartikel verursachten Defekte ermöglicht. Die Geräteertrag muss hoch gehalten werden, um den Verkaufspreis der Arbeitschips zu senken, da Arbeitschips für die Fehlschläge der Chips und die Verringerung der Kosten für die Waferverarbeitung zahlen müssen. Der Ertrag kann auch durch das Design und den Betrieb der Fabrik beeinflusst werden.

Eine enge Kontrolle über Verunreinigungen und der Produktionsprozess sind erforderlich, um den Ertrag zu erhöhen. Verunreinigungen können chemische Verunreinigungen sein oder Staubpartikel sein. "Killerdefekte" sind diejenigen, die durch Staubpartikel verursacht werden, die einen vollständigen Versagen des Geräts (z. B. ein Transistor) verursachen. Es gibt auch harmlose Mängel. Ein Teilchen muss 1/5 die Größe eines Merkmals haben, um einen Killerfehler zu verursachen. Wenn also ein Merkmal 100 nm verteilt ist, muss ein Teilchen nur 20 nm durchlaufen, um einen Killerdefekt zu verursachen. Der elektrostatische Strom kann auch die Ertrag nachteilig beeinflussen. Chemische Verunreinigungen oder Verunreinigungen umfassen Schwermetalle wie Eisen, Kupfer, Nickel, Zink, Chrom, Gold, Quecksilber und Silber, Alkali -Metalle wie Natrium, Kalium und Lithium sowie Elemente wie Aluminum, Magnesium, Kalzium, Chlor, Schwefel, Kohlenstoff und Fluor. Es ist wichtig, dass diese Elemente nicht mit dem Silizium in Kontakt bleiben, da sie den Ertrag verringern könnten. Chemische Gemische können verwendet werden, um diese Elemente aus dem Silizium zu entfernen. Verschiedene Gemische sind gegen verschiedene Elemente wirksam.

Mehrere Modelle werden verwendet, um die Ertrag abzuschätzen. Sie sind Murphys Modell, Poissons Modell, das Binomialmodell, das Modell von Moores Modell und Seeds 'Modell. Es gibt kein universelles Modell; Ein Modell muss basierend auf der tatsächlichen Ertragsverteilung (der Lage der defekten Chips) ausgewählt werden. Zum Beispiel geht das Modell von Murphy davon aus Das Poissons Modell geht davon aus, dass defekte Stürme relativ gleichmäßig über den Wafer verteilt sind, und das Modell von Seeds geht davon aus, dass sich defekte Stanze zusammengetan werden.[41]

Kleinere Vorstände kosten weniger produziert (da mehr auf einem Wafer fit und Wafer als Ganzes verarbeitet und bewertet werden) und können dazu beitragen, höhere Erträge zu erzielen der Wafer. Kleinere Stanze erfordern jedoch kleinere Merkmale, um die gleichen Funktionen größerer Stanze zu erzielen oder sie zu übertreffen, und kleinere Merkmale erfordern eine verringerte Prozessvariation und eine erhöhte Reinheit (reduzierte Kontamination), um hohe Erträge aufrechtzuerhalten. Metrologie -Tools werden verwendet, um die Wafer während des Produktionsprozesses zu inspizieren und den Ertrag vorherzusagen, sodass Wafer voraussichtlich zu viele Mängel haben, um die Verarbeitungskosten zu sparen.[42]

Vorbereitung sterben

Hauptartikel: Wafer backgrinding und Vorbereitung sterben

Einmal getestet, wird ein Wafer in einem Prozess, der auch als "Backlap" bezeichnet wird, typischerweise reduziert.[43] "Backfinish" oder "Wafer Dünnung"[44] Bevor der Wafer bewertet und dann in individuelle Sterben eingebrochen wird, ein Prozess, der als bekannt ist Waferwürfel. Nur die guten, nicht markierten Chips sind verpackt.

Verpackung

Hauptartikel: Integrierte Schaltungsverpackung

Die Plastik- oder Keramikverpackung beinhaltet die Montage des Würfels, das Verbinden der Würfelpads mit den Stiften des Pakets und die Versiegelung des Stempels. Sehr klein Bondwire werden verwendet, um die Pads mit den Stiften zu verbinden. In den "alten Zeiten" (1970er Jahre) wurden die Drähte von Hand befestigt, jetzt führen spezielle Maschinen die Aufgabe aus. Traditionell bestanden diese Drähte aus Gold, was zu a führte Bleirahmen (ausgesprochen "leed Frame") von Lot-plattiert Kupfer; führen ist giftig, so bleifreie "Bleirahmen" sind jetzt von vorgeschrieben von Rohs.

Chip -Skala -Paket (CSP) ist eine weitere Verpackungstechnologie. Ein Plastik Dual-in-Line-Paket, wie die meisten Pakete, sind um ein Vielfaches größer als der tatsächliche Würfel, während CSP -Chips fast die Größe des Würfels haben; Ein CSP kann für jeden Würfel konstruiert werden Vor Der Wafer ist gewürfelt.

Die verpackten Chips werden erneut getestet, um sicherzustellen, dass sie während der Verpackung nicht beschädigt wurden und dass der Verbindungsvorgang der Stanze zu Pin korrekt durchgeführt wurde. Ein Laser ätzt dann den Namen und die Zahlen des Chips auf dem Paket.

Gefahrstoffe

Siehe auch: Gesundheitsgefahren in Berufen der Herstellung von Halbleitern hergestellt

Viele giftige Materialien werden im Herstellungsprozess verwendet.[45] Diese beinhalten:

Es ist wichtig, dass Arbeitnehmer diesen gefährlichen Substanzen nicht direkt ausgesetzt werden sollten. Das in der IC -Fertigungsindustrie übliche hohe Grad an Automatisierung trägt dazu bei, die Expositionsrisiken zu verringern. Die meisten Herstellungsanlagen verwenden Abgasmanagementsysteme wie nasse Wäsche, Brennhalter, beheizte Absorberpatronen usw., um das Risiko für die Arbeitnehmer und die Umwelt zu kontrollieren.

Zeitleiste kommerzieller MOSFET -Knoten

Hauptartikel: Liste der Beispiele der Halbleiterskala und Transistordichte

Siehe auch

Verweise

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