Reihenhammer

Reihenhammer (auch geschrieben als RowHammer) ist eine Sicherheitsnutzung, die einen unbeabsichtigten und unerwünschten Nebeneffekt nutzt Dynamischer Direktzugriffsspeicher (Dram) in welch Gedächtniszellen Wechsel wirken elektrisch zwischen sich, indem sie ihre Ladungen austritt und möglicherweise den Inhalt von nahe gelegenen verändert Speicherreihen das war nicht angesprochen im ursprünglichen Speicherzugriff. Diese Umgehung der Isolierung zwischen Dram -Gedächtniszellen resultiert aus der hohen Zelldichte im modernen DRAM und kann durch speziell gefertigtes ausgelöst werden Speicherzugriffsmuster Das aktiviert schnell die gleichen Speicherreihen.[1][2][3]

Der Reihenhammereffekt wurde in einigen verwendet Privilegienkalation Computersicherheit Heldentaten,[2][4][5][6] und netzwerkbasierte Angriffe sind ebenfalls theoretisch möglich.[7][8]

Es gibt unterschiedliche Hardware-basierte Techniken, um zu verhindern, dass der Reihenhammereffekt auftritt, einschließlich der erforderlichen Unterstützung in einigen Prozessoren und Arten von Dram Speichermodule.[9][10]

Hintergrund

Eine hochrangige Illustration der Dram-Organisation, einschließlich Gedächtniszellen (blaue Quadrate), Adressdecoder (grüne Rechtecke) und Sinnesverstärker (rote Quadrate)

Im Dynamischer RAM (Dram), jeweils bisschen von gespeicherten Daten nimmt eine separate Speicherzelle ein, die mit einem elektrisch implementiert ist Kondensator und ein Transistor. Der Ladungszustand eines Kondensators (geladen oder entlassen) bestimmt, ob eine DRAM -Zelle "1" oder "0" als speichert Binärwert. Eine riesige Anzahl von Dram -Gedächtniszellen ist in die Packung gepackt integrierte Schaltkreisezusammen mit einer zusätzlichen Logik, die die Zellen zum Zwecke des Lesens, Schreibens organisiert und erfrischend die Daten.[11][12]

Gedächtniszellen (blaue Quadrate in beiden Abbildungen) werden weiter organisiert in Matrizen und durch Zeilen und Spalten adressiert. Eine auf eine Matrix angewendete Speicheradresse wird in die Zeilenadresse und Spaltenadresse unterteilt, die von der Zeile und der Spalte verarbeitet werden Adressdecoder (In beiden Abbildungen vertikale bzw. horizontale grüne Rechtecke). Nach einer Zeilenadresse wählt die Zeile für einen Lesevorgang aus (die Auswahl wird auch als bezeichnet als Zeilenaktivierung) Bits aus allen Zellen in der Reihe werden in die übertragen Sinnesverstärker Das bildet den Zeilenpuffer (rote Quadrate in beiden Abbildungen), aus denen das genaue Bit unter Verwendung der Spaltenadresse ausgewählt wird. Infolgedessen sind Lesevorgänge destruktiv, da das Design von DRAM nach dem Übertragen der Zellladungen in den Zeilenpuffer umgeschrieben werden muss, nachdem ihre Werte gelesen wurden. Schreibvorgänge dekodieren die Adressen auf ähnliche Weise, aber als Ergebnis des Designs muss ganze Zeilen umgeschrieben werden, damit der Wert eines einzelnen Bits geändert werden soll.[1]: 2–3[11][12][13]

Aufgrund der Speicherung von Datenbits unter Verwendung von Kondensatoren mit einer natürlichen Entladungsrate verlieren DRAM -Speicherzellen im Laufe der Zeit ihren Zustand und erfordern periodisch umschreiben von allen Gedächtniszellen, ein Prozess, der als erfrischend bekannt ist.[1]: 3[11] Als ein weiteres Ergebnis des Designs ist das Dram -Speicher anfällig für zufällige Änderungen in gespeicherten Daten, die als bekannt sind als Weiche Speicherfehler und zugeschrieben auf kosmische Strahlung und andere Ursachen. Es gibt verschiedene Techniken, die den weichen Speicherfehlern entgegenwirken und die Zuverlässigkeit von DRAM verbessern, von denen ECC-Speicher (Fehlerkorrekturcode (ECC) und seine fortgeschrittenen Varianten (wie z. Sperrenspeicher) werden am häufigsten verwendet.[14]

Überblick

Schnelle Zeilenaktivierungen (gelbe Zeilen) können die Werte von Bits ändern, die in der Opferreihe gespeichert sind (Purple Row).[15]: 2

Erhöhte Dichten von Dram integrierte Schaltkreise haben zu physikalisch kleineren Gedächtniszellen geführt, die weniger Ladung enthalten, was zu einer geringeren Betriebsabwicklung führte Lärmränder, erhöhte Raten elektromagnetischer Wechselwirkungen zwischen Gedächtniszellen und eine größere Möglichkeit des Datenverlusts. Als Ergebnis, Störfehler wurden beobachtet, die durch Zellen verursacht wurden, die die Operation des anderen stören und sich als zufällige Änderungen der Werte der in betroffenen Gedächtniszellen gespeicherten Bits manifestieren. Das Bewusstsein für Störfehler stammt aus den frühen 1970er Jahren und Intel 1103 als erste im Handel erhältliche DRAM -integrierte Schaltkreise; Seitdem haben DRAM -Hersteller verschiedene beschäftigt Minderung Techniken, um Störfehler entgegenzuwirken, wie z. B. die Verbesserung der Isolation zwischen Zellen und Produktionstests. Forscher haben jedoch in einer Analyse von 2014 bewiesen, die im Handel erhältlich ist DDR3 SDRAM Chips, die in den Jahren 2012 und 2013 hergestellt wurden, sind anfällig für Störfehler, während der Begriff verwendet wird Reihenhammer Um den zugehörigen Nebeneffekt zu nennen, der zu beobachtet führte Bit flips.[1][3][15]

Die Möglichkeit, dass der Reihenhammereffekt im DDR3 -Speicher auftritt[16] wird in erster Linie auf die hohe Dichte von DDR3 und die Ergebnisse der assoziierten Wechselwirkungen zwischen den Zellen zurückgeführt, während schnelle Dram -Row -Aktivierungen als primäre Ursache bestimmt wurden. Häufige Zeilenaktivierungen verursachen Stromspannung Schwankungen der zugehörigen Reihenauswahlleitungen, die beobachtet wurden, um über natürliche Entladungsraten in Kondensatoren zu induzieren, die zu nahe gelegenen (in den meisten Fällen) gehörenden Speicherreihen gehören, die genannt werden Opferreihen; Wenn die betroffenen Gedächtniszellen nicht sind erfrischt Bevor sie zu viel Anklage verlieren, treten Störfehler auf. Tests zeigen, dass ein Störfehler beobachtet werden kann, nachdem rund 139.000 nachfolgende Speicherzeile Zugriffe (mit Cache -Flushes), und dass bis zu einer Gedächtniszelle in allen 1.700 Zellen anfällig sein kann. Diese Tests zeigen auch, dass die Störungsfehlerrate nicht wesentlich durch eine erhöhte Umgebungstemperatur beeinflusst wird, während sie vom tatsächlichen Inhalt von DRAM abhängt, weil bestimmte Bitmuster führen zu signifikant höheren Störungsfehlern.[1][2][15][17]

Eine Variante genannt doppelseitiges Hämmern beinhaltet gezielte Aktivierungen von zwei Dram -Reihen, die eine Opferreihe umgeben: In der Illustration in diesem Abschnitt würde diese Variante beide gelben Reihen aktivieren, um Bitflips in der lila Reihe zu induzieren, was in diesem Fall die Opferreihe wäre. Tests zeigen, dass dieser Ansatz zu einer signifikant höheren Störungsfehler führen kann als die Variante, die nur eine der benachbarten Dramreihen des Opfers aktiviert.[4][18]: 19–20[19]

Minderung

Für mehr oder weniger erfolgreiche Erkennung, Prävention, Korrektur oder Minderung des Reihenhammereffekts gibt es unterschiedliche Methoden. Tests zeigen das einfach FehlerkorrekturcodeBereitstellung Einstörerkorrektur und Doppeler-Erkennungserkennung (SECDED) Fähigkeiten, sind nicht in der Lage, alle beobachteten Störfehler zu korrigieren oder zu erkennen Erinnerungswort.[1]: 8[15]: 32 Darüber hinaus zeigen Untersuchungen, dass genau gezielte Drei-Bit-Zeilen-Hammer-Flips verhindert, dass das ECC-Speicher die Modifikationen bemerkt.[20][21]

Eine weniger effektive Lösung besteht darin, häufigere Speicherfrischung mit dem einzuführen Intervalle Aktualisieren kürzer als die üblichen 64 ms,[a] Diese Technik führt jedoch zu einem höheren Stromverbrauch und einem erhöhten Verarbeitungsaufwand. Einige Anbieter bieten an Firmware Aktualisiert diese Art der Minderung.[22] Eine der komplexeren Maßnahmen zur Prävention führt zu Zähler-basierte Identifizierung häufig zugegriffener Speicherreihen und erfrischt proaktiv ihre benachbarten Zeilen; Eine andere Methode gibt zusätzliche seltene zufällige Aktualisierungen von Speicherreihen unabhängig von ihrer Zugriffsfrequenz nach den Zugriffszeilen. Untersuchungen zeigen, dass diese beiden Präventionsmaßnahmen vernachlässigbare Leistungsauswirkungen verursachen.[1]: 10–11[23]

Seit der Veröffentlichung von Ivy Bridge Mikroarchitektur, Intel Xeon Prozessoren unterstützen die sogenannten Pseudo -Zielreihe Aktualisierung (ptrr), die in Kombination mit PTRR-konformes DDR3 verwendet werden können Dual Inline-Speichermodule (DIMMS) Um den Reihenhammereffekt zu mildern, indem mögliche Opferreihen automatisch erfrischt werden, ohne dass sich die Leistung oder der Stromverbrauch negativ auswirken. Bei Verwendung von DIMMs, die nicht ptrr-konform sind, fallen diese Xeon-Prozessoren standardmäßig auf die doppelte Frequenz der Dram-Aktualisierung zurück, was zu einer geringfügig höheren Latenz des Speicherzugriffs führt und die Speicherbandbreite um bis zu 2–4%verringern kann.[9]

Das LPDDR4 Mobiler Speicherstandard veröffentlicht von JEDEC[24] Beinhaltet optionalen Hardware-Support für die sogenannten Zielzeile Aktualisierung (TRR), das den Reihenhammereffekt verhindert, ohne die Leistung oder den Stromverbrauch negativ zu beeinflussen.[10][25][26] Darüber hinaus implementieren einige Hersteller TRR in ihren DDR4 Produkte,[27][28] Obwohl es nicht Teil des von JEDEC veröffentlichten DDR4 -Speicherstandards ist.[29] Intern identifiziert TRR mögliche Opferreihen, indem es die Anzahl der Zeilenaktivierungen zählt und sie mit vordefinierter Vergleich vergleicht Chip-Spezifisch Maximale Aktivierung der Anzahl (Mac) und Maximal aktiviertes Fenster (tRACHEN) Werte und aktualisiert diese Zeilen, um Bitflips zu verhindern. Der MAC -Wert ist die maximale Gesamtzahl der Zeilenaktivierungen, die in einer bestimmten Dram -Reihe innerhalb eines Zeitintervalls, das gleich oder kürzer istRACHEN Die Zeit, vor den benachbarten Reihen werden als Opferreihen identifiziert; TRR kann auch eine Reihe als Opferreihe markieren, wenn die Summe der Zeilenaktivierungen für ihre beiden benachbarten Reihen die MAC -Grenze innerhalb des t erreichtRACHEN Zeitfenster.[24][30]

Aufgrund ihrer Notwendigkeit einer großen Anzahl von schnell durchgeführten Dram -Row -Aktivierungen gibt Zeilenhammer eine große Anzahl ungekelliger Speicherzugriffe aus, die Ursache verursachen Cache Fehler, die durch Überwachung der Cache -Misserate für ungewöhnliche Peaks erkannt werden können Hardware -Performance -Zähler.[4][31]

Version 5.0 der Memtest86 Speicherdiagnosesoftware, die am 3. Dezember 2013 veröffentlicht wurde, fügte einen Zeilen -Hammer -Test hinzu, der überprüft Uefi; Ohne UEFI startet es eine ältere Version ohne Hammertest.[32]

Implikationen

Gedächtnisschutz, um zu verhindern Prozesse vom Zugriff auf Speicher, der nicht gewesen ist zugewiesen Für jeden von ihnen ist eines der Konzepte hinter den meisten modernen Konzepten Betriebssysteme. Durch die Verwendung des Speicherschutzes in Kombination mit anderen Sicherheitsmechanismen wie z. SchutzringeEs ist möglich zu erreichen Privilegentrennung zwischen Prozessen, in denen Programme und Computersysteme im Allgemeinen sind in Teile unterteilt, die auf das spezifische beschränkt sind Privilegien Sie müssen eine bestimmte Aufgabe ausführen. Die Verwendung von Privilegentrennung kann auch das Ausmaß der durch möglichen Schäden verringern, die durch verursacht werden Computersicherheit Angriffe durch Einschränkung ihrer Auswirkungen auf bestimmte Teile des Systems.[33][34]

Störfehler (erklärt in der Abschnitt oben) Besiegen Sie verschiedene Schichten des Gedächtnisschutzes durch "effektiv"Kurzschluss"Sie auf einer sehr niedrigen Hardware -Ebene und schafft praktisch eine einzigartige Angriffsvektor Typ, der es den Prozessen ermöglicht, den Inhalt willkürlicher Teile der zu ändern Haupterinnerung Durch direktes Manipulieren der zugrunde liegenden Speicherhardware.[2][4][18][35] Im Vergleich dazu "konventionelle" Angriffsvektoren wie z. Pufferüberläufe Ziel, die Schutzmechanismen auf Softwareebene zu umgehen, durch Ausbeutung Verschiedene Programmierfehler, um Änderungen des ansonsten unzugänglichen Hauptgedächtnisses zu erreichen.[36]

Heldentaten

Hammer:  MOV (X), %EAX  // Lesen Sie aus der Adresse x  MOV (Y), %EBX  // Lesen Sie aus der Adresse y  Clflush (X)  // Cache für die Adresse x spülen  Clflush (Y)  // Cache für die Adresse y spülen  Mfence  JMP Hammer 
Ein Ausschnitt von x86 Montage Code, der den Zeilen -Hammer -Effekt induziert (Speicheradressen X und Y Muss im selben verschiedenen Dram -Reihen zuordnen Speicherbank)[1]: 3[4][18]: 13–15

In der ersten im Juni 2014 veröffentlichten Erforschung des Row Hammer -Effekts wurden die Art von Störungsfehlern beschrieben und das Potenzial für die Erstellung eines Angriffs zeigten, lieferte jedoch keine Beispiele für eine Arbeitssicherheitsausbeugung.[1] Eine anschließende Forschungspapier im Oktober 2014 implizierte nicht die Existenz von Sicherheitsproblemen, die sich aus dem Row Hammer-Effekt ergeben.[16]

Am 9. März 2015, Google's Projekt Null enthüllte zwei Arbeiten Privilegienkalation Ausbeutung basierend auf dem ROW Hammer Effect, der seine ausnutzbare Natur auf dem feststellt x86-64 die Architektur. Einer der offenbarten Exploits zielt auf die Google Native Client (NaCl) Mechanismus zum Ausführen einer begrenzten Teilmenge von x86-64 Maschinenanweisungen innerhalb eines Sandkasten,[18]: 27 Nutzung des Reihenhammereffekts, um aus der Sandbox zu entkommen und die Möglichkeit zu erlangen, herauszuholen Systemaufrufe direkt. Diese NaCl Verletzlichkeit, verfolgt als CVE-2015-0565, wurde durch Änderung des NaCl gemindert, sodass die Ausführung der Ausführung nicht zulässt Clflush (Cache -Zeile spülen[37]) Maschinenanweisung, von der zuvor angenommen wurde, dass sie für den Bau eines effektiven Reihenhammerangriffs erforderlich war.[2][4][35]

Der zweite Exploit, der von Project Zero als unzügig erscheint Linux Prozess auf der X86-64-Architektur und nutzen Sie den Zeilen-Hammer-Effekt, um uneingeschränkten Zugriff auf alle zu erhalten physikalischer Speicher in einem Computer installiert. Durch Kombination der Störungsfehler mit GedächtnissprühenDieser Exploit kann sich verändern Page Table -Einträge[18]: 35 verwendet von der virtueller Speicher System zur Zuordnung Virtuelle Adressen zu physische Adressen, was dazu führt, dass der Exploit uneingeschränkten Speicherzugriff erlangt.[18]: 34, 36–57 Aufgrund seiner Natur und der Unfähigkeit der X86-64-Architektur zu machen Clflush Dieser Exploit-Anweisungen für privilegierte Maschine kann kaum auf Computern gemindert werden, die Hardware nicht mit integrierten Mechanismen zur Prävention von Reihenhammers verwenden. Bei der Prüfung der Lebensfähigkeit von Exploits stellte Project Zero fest, dass etwa die Hälfte der 29 getesteten Laptops Aufgenommene Störfehler, wobei einige von ihnen in weniger als fünf Minuten nach dem Ausführen von Zeilen-Hammer-induzierenden Code auf gefährdeten Laptops auftraten. Die getesteten Laptops wurden zwischen 2010 und 2014 hergestellt und verwendet nicht ECC DDR3-Speicher.[2][4][35]

Im Juli 2015 veröffentlichte eine Gruppe von Sicherheitsforschern ein Papier, das eine beschreibt die Architektur- und Befehlssatz-unabhängigem Weg zur Ausnutzung des Reihenhammereffekts. Anstatt sich auf die zu verlassen Clflush Anweisungen zum Ausführen von Cache -Flushes, dieser Ansatz, erreicht ungekochten Speicherzugriffe, indem er eine sehr hohe Rate von verursacht Cache -Räumung Verwenden sorgfältig ausgewählter Speicherzugriffsmuster. Obwohl die Cache -Ersatzrichtlinien Dieser Ansatz unterscheidet sich zwischen den Prozessoren, die architektonischen Unterschiede durch die Anwendung einer adaptiven Cache -Räumungsstrategie überwindet Algorithmus.[18]: 64–68 Das konzeptioneller Beweiß Für diesen Ansatz wird beide als beide bereitgestellt nativen Code Implementierung und als rein JavaScript Implementierung, die auf Feuerfuchs39. Die JavaScript -Implementierung, genannt RowHammer.js,[38] Verwendet groß tippt Arrays und stützt sich auf ihre inneren Zuweisung Verwendung große Seiten; Infolgedessen zeigt es einen sehr hohen Niveau einer sehr niedrigen Sicherheitsanfälligkeit.[39][40][41][42]

Im Oktober 2016 veröffentlichten die Forscher Drammer, eine Android -Anwendung, die Row Hammer zusammen mit anderen Methoden verwendet, um auf mehreren beliebten Smartphones zuverlässig Wurzelzugriff zu erhalten.[43] Die Verwundbarkeit wurde als anerkannt als CVE-2016-6728[44] und eine Minderung wurde innerhalb eines Monats von Google veröffentlicht. Aufgrund der allgemeinen Natur möglicher Implementierungen des Angriffs ist jedoch schwer zuverlässig implementiert zu werden. Ab Juni 2018 waren die meisten Patch -Vorschläge von Wissenschaft und Industrie entweder unpraktisch für den Einsatz oder nicht ausreichend, um alle Angriffe zu stoppen. Als Minderung schlugen die Forscher eine leichte Verteidigung vor, die Angriffe basierend auf direkter Speicherzugriff (DMA) durch Isolieren von DMA -Puffern mit Schutzreihen.[45][46]

Im Mai 2021 kündigte ein Google-Forschungsteam einen neuen Exploit, ein halbes Doppel, das die sich verschlechternde Physik einiger neuerer Dram-Chips nutzt.[47]

Siehe auch

  • Speicherkrampf-Memory Controller-Funktion, mit der Benutzerdaten in den Speicher in Pseudo-Random-Muster geschrieben werden
  • Strahlenhärtung- Der Akt der Resistent elektronischer Komponenten gegen Schäden oder Fehlfunktionen durch ionisierende Strahlung verursacht
  • Single Event verärgert sich - Eine Zustandsänderung, die durch Ionen oder elektromagnetische Strahlung verursacht wird, die einen empfindlichen Knoten in einem elektronischen Gerät treffen
  • Weicher Fehler- Eine Art von Fehler, die fehlerhafte Änderungen an Signalen oder Daten beinhaltet, jedoch keine Änderungen an der zugrunde liegenden Gerät oder Schaltung

Anmerkungen

  1. ^ Untersuchungen zeigen, dass die Rate von Störungsfehlern in einer Auswahl von DDR3 Speichermodule schließen auf Null, wenn die Speicher -Aktualisierungsintervall wird ungefähr siebenmal kürzer als der Standard von 64 ms.[15]: 17, 26

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Externe Links