Parallelität auf Gedächtnisebene
Parallelität auf Gedächtnisebene (MLP) ist ein Begriff in Rechnerarchitektur Bezieht sich auf die Fähigkeit, anhängig zu sein Erinnerung Operationen insbesondere Operationen Zwischenspeicher vermisst oder Übersetzungs -Lookaside -Puffer (TLB) verpasst gleichzeitig.
In einem einzigen Prozessor kann MLP als Form von betrachtet werden Parallelität auf Befehlsebene (ILP). ILP wird jedoch oft miteinander verbunden Superscalar, Die Fähigkeit, gleichzeitig mehr als einen Anweisungen auszuführen, z. ein Prozessor wie der Intel Pentium Pro ist Fünf-Wege-Superscalar, mit der Fähigkeit, fünf verschiedene Mikroinstruktionen in einem bestimmten Zyklus auszuführen. Sie kann jedoch vier verschiedene Cache-Missen für bis zu 20 verschiedene Last-Mikroinstruktionen jederzeit verarbeiten.
Es ist möglich, eine Maschine zu haben, die nicht superscalar ist, aber dennoch hohe MLP hat.
Wohl eine Maschine mit kein ILP, das nicht übersät ist, das eine Anweisung gleichzeitig auf nicht pipelierte Weise ausführt, sondern das Vorab der Hardware-Vorabsteuerung (keine Vorabfindung auf Software-Anweisungen) zeigt MLP (aufgrund mehrerer Vorabschlüsse), aber jedoch nicht ausstehend). nicht ilp. Dies liegt daran, dass es mehrere Speicher gibt Operationen hervorragend, aber nicht Anweisungen. Anweisungen werden häufig mit Operationen verbunden.
Darüber hinaus können Multiprozessor- und Multithread-Computersysteme aufgrund von Parallelität MLP und ILP aufweisen-aber nicht intra-thread, einzelner Prozess, ILP und MLP. Oft beschränken wir die Begriffe MLP und ILP jedoch darauf, eine solche Parallelität aus dem scheinbar nicht parallelen Einzel-Thread-Code zu extrahieren.
Siehe auch
Verweise
- Glew, A. (1998). "MLP Ja! Ilp Nein!". ASPLOS Wild und Crazy Idea Session '98. Wilde und verrückte Ideen (Waci) I. Asplos Viii. (abstrakt / Folien)
{{}}
: Externer Link in|postscript=
(Hilfe)CS1 Wartung: PostScript (Link) - Ronen, R.; Mendelson, A.; Lai, K.; Shih-lien lu; Pollack, F.; Shen, J. P. (2001). "Kommen Herausforderungen in der Mikroarchitektur und Architektur". Proc. IEEE. 89 (3): 325–340. Citeseerx 10.1.1.136.5349. doi:10.1109/5.915377.
- Zhou, H.; Conte, T. M. (2003). "Verbesserung der Speicherpegel parallelität durch erholungsfreie Wertvorhersage". Verfahren der 17. jährlichen Internationalen Konferenz über Supercomputing. ICs'03. S. 326–335. Citeseerx 10.1.1.14.4405. doi:10.1145/782814.782859. ISBN 1-58113-733-8.
- Yuan Chou; Fahs, b.; Abraham, S. (2004). "Mikroarchitektur-Optimierungen zur Ausnutzung der Parallelität auf Gedächtnisebene". Verfahren. 31. jährliches internationales Symposium für Computerarchitektur, 2004. Isca'04. S. 76–87. Citeseerx 10.1.1.534.6032. doi:10.1109/isca.2004.1310765. ISBN 0-7695-2143-6.
- Qureshi, M. K.; Lynch, D. N.; Mutlu, O.; Patt, Y. N. (2006). "Ein Fall für MLP-bewusstes Cache-Ersatz". 33. Internationales Symposium über Computerarchitektur. Isca'06. S. 167–178. Citeseerx 10.1.1.94.4663. doi:10.1109/isca.2006.5. ISBN 0-7695-2608-x.
- Van Craeynest, K.; Eyerman, S.; Eeckhout, L. (2009). "MLP-bewusstes Runahead-Threads in einem gleichzeitigen Multithreading-Prozessor". Hochleistungs -eingebettete Architekturen und Compiler. HIPEAC 2009. Lncs. Vol. 5409. S. 110–124. Citeseerx 10.1.1.214.3261. doi:10.1007/978-3-540-92990-1_10. ISBN 978-3-540-92989-5.