Dynamischer Direktzugriffsspeicher

Dynamischer Direktzugriffsspeicher (Dynamischer RAM oder Dram) ist eine Art von Art von Zufallszugriff Halbleitergedächtnis Das speichert jeweils bisschen von Daten in a Speicherzelle, normalerweise bestehend aus einem winzigen Kondensator und ein Transistor, beide basierend auf Metalloxid-Sämiewerk (MOS) Technologie. Während die meisten DRAM -Speicherzellen -Designs einen Kondensator und Transistor verwenden, verwenden einige nur zwei Transistoren. In den Konstruktionen, bei denen ein Kondensator verwendet wird, kann der Kondensator entweder aufgeladen oder entlassen werden. Diese beiden Zustände werden genommen, um die beiden Werte eines Bits darzustellen, herkömmlicherweise als 0 und 1. der genannt elektrische Ladung auf den Kondensatoren läuft allmählich weg; Ohne Intervention würden die Daten zum Kondensator bald verloren gehen. Um dies zu verhindern, benötigt DRAM eine externe Speicherfrischung Schaltung, die regelmäßig die Daten in den Kondensatoren umschreibt und sie auf ihre ursprüngliche Ladung wiederherstellt. Dieser Aktualisierungsprozess ist das definierende Merkmal des dynamischen Zufallszugriffsgedächtnisses im Gegensatz zu Statische Zufallszugriffsgedächtnis (SRAM), für das keine Daten aktualisiert werden müssen. nicht wie Flash-Speicher, Dram ist flüchtiger Speicher (vs. Nichtflüchtiger Gedächtnis), da es seine Daten schnell verliert, wenn die Stromversorgung entfernt wird. Dram zeigt jedoch begrenzte Datenremanenz.

Dram hat normalerweise die Form eines Integrierter Schaltkreis Chip, der aus Dutzenden bis Milliarden Dram -Gedächtniszellen bestehen kann. DRAM -Chips werden in großem Umfang verwendet Digitale Elektronik wo kostengünstige und hohe Kapazität Computerspeicher ist nötig. Eine der größten Anwendungen für DRAM ist die Haupterinnerung (umgangssprachlich als "Ram" genannt) in der Moderne Computers und Grafikkarten (wo der "Hauptgedächtnis" das genannt wird Grafikspeicher). Es wird auch in vielen tragbaren Geräten verwendet und Videospiel Konsolen. Im Gegensatz dazu wird SRAM, das schneller und teurer als DRAM ist, normalerweise verwendet, wenn Geschwindigkeit größer ist als Kosten und Größe, wie die Cache -Erinnerungen in Prozessoren.

Die Notwendigkeit, DRAM zu aktualisieren, erfordert eine kompliziertere Schaltung und das Timing als SRAM. Dies wird durch die strukturelle Einfachheit von Dram -Gedächtniszellen ausgeglichen: nur ein Transistor und ein Kondensator sind pro Bit erforderlich, verglichen mit vier oder sechs Transistoren in SRAM. Dadurch kann Dram sehr hoch erreichen Dichten mit einer gleichzeitigen Kostenreduzierung pro Bit. Die Aktualisierung der Daten verbraucht Strom, und es werden eine Vielzahl von Techniken verwendet, um den Gesamtstromverbrauch zu verwalten.

Dram hatte 2017 einen Anstieg des Preises pro Bit um 47%, der größte Sprung seit 30 Jahren seit dem Sprung von 45% im Jahr 1988, während der Preis in den letzten Jahren gesunken ist.^[3]

Geschichte

Das kryptanalytisch Maschinencode genannt "Wassermann" verwendet bei Bletchley Park während Zweiter Weltkrieg Einfuhr ein hart verdrahtetes dynamisches Speicher. Papierband wurde gelesen und die Charaktere darauf wurden in einem dynamischen Geschäft in Erinnerung geblieben. ... Das Geschäft verwendete eine große Bank von Kondensatoren, die entweder aufgeladen wurden oder nicht, ein geladener Kondensator, der Kreuzung darstellte (1) und einen ungeladenen Kondensator. 0). Da die Ladung allmählich weggegangen ist, wurde ein periodischer Impuls angewendet, um die noch geladenen (daher der Begriff "dynamisch" aufzunehmen ".^[4]

1964 erstellte Arnold Farber und Eugene Schlig, der für IBM arbeitete Transistor Tor und Tunneldiode verriegeln. Sie ersetzten den Riegel durch zwei Transistoren und zwei Widerstände, eine Konfiguration, die als Farber-Schlig-Zelle bekannt wurde. In diesem Jahr reichten sie eine Erfindungsschließung ein, aber sie wurde zunächst abgelehnt.^[5][6] Im Jahr 1965 haben Benjamin Agusta und sein Team von IBM einen 16-Bit-Silizium-Speicherchip basierend auf der Farber-Schlig-Zelle mit 80 Transistoren, 64 Widerständen und 4 Dioden erstellt. Das Toshiba "Toscal" BC-1411 elektronischer Taschenrechner, die im November 1965 eingeführt wurde,^[7][8] verwendete eine Form von kapazitiven DRAM (180 Bit) aus diskreter gebaut bipolar Gedächtniszellen.^[7][9]

Die frühesten Formen der oben genannten DRAM verwendeten bipolare Transistoren. Während es eine verbesserte Leistung überholte MagnetkerngedächtnisBipolarer Dram konnte nicht mit dem niedrigeren Preis des damals dominanten Magnetkerngedächtnisses konkurrieren.^[10] Kondensatoren wurden auch für frühere Speicherschemata wie die Trommel der Atanasoff -berry -Computer, das Williams Tube und die Selektronenrohr.

1966 Dr. Dr. Robert Dennard Bei der IBM Thomas J. Watson Research Center arbeitete am MOS -Speicher und versuchte, eine Alternative zu SRAM zu schaffen, die jeweils sechs MOS -Transistoren benötigte bisschen von Dateien. Bei der Untersuchung der Eigenschaften der MOS -Technologie stellte er fest, dass sie in der Lage war, Kondensatoren zu bauen, und dass die Aufbewahrung einer Ladung oder keiner Ladung auf dem MOS -Kondensator die 1 und 0 ein wenig darstellen konnte, während der MOS -Transistor das Schreiben der Ladung kontrollieren konnte Kondensator. Dies führte zu seiner Entwicklung der Ein-Transistor-MOS-Dram-Speicherzelle.^[11] Er reichte 1967 ein Patent ein und erhielt die US -Patentnummer der US -Patent 3.387.286 1968.^[12] Der MOS-Speicher bot eine höhere Leistung, war billiger und verbrauchte weniger Leistung als Magnet-Core-Speicher.^[13]

MOS -DRAM -Chips wurden 1969 von Advanced Memory System, Inc von von Advanced Memory, kommerzialisiert Sunnyvale, CA. Dieser 1000 -Bit -Chip wurde an verkauft an Honeywell, Raytheon, Wang Laboratorien, und andere. Im selben Jahr fragte Honeywell Intel mit einer Drei-Transistor-Zelle, die sie entwickelt hatten, ein Dram zu machen. Dies wurde Anfang 1970 zum Intel 1102.^[14] Die 1102 hatten jedoch viele Probleme, was Intel dazu veranlasste, mit der Arbeit an ihrem eigenen verbesserten Design zu beginnen, geheim, um Konflikte mit Honeywell zu vermeiden. Dies war der erste im Handel erhältliche Dram, der Intel 1103, im Oktober 1970, trotz anfänglicher Probleme mit niedrigem Ertrag bis zur fünften Überarbeitung der Masken. Der 1103 wurde von Joel Karp entworfen und von Pat Earhart ausgelegt. Die Masken wurden von Barbara Maness und Judy Garcia geschnitten.^{[15][Originalforschung?]} Das MOS-Speicher überholte das Magnetkerngedächtnis in den frühen 1970er Jahren als dominierende Speichertechnologie.^[13]

Das erste Dram mit Multiplex -Zeile und Säule Adresslinien war das Mostek MK4096 4 KBIT DRAM, das von Robert Proebsting entworfen und 1973 eingeführt wurde. Dieses Adressierungsschema verwendet die gleichen Adressstifte, um die niedrige Hälfte und die hohe Hälfte der zu verwiesenen Speicherzelle zu erhalten, wobei sie zwischen den beiden Hälften auf alternierenden Buszyklen wechseln. Dies war ein radikaler Fortschritt, der die Anzahl der erforderlichen Adresslinien effektiv halbiert, was es ermöglichte, in Pakete mit weniger Stiften zu passen, ein Kostenvorteil, der mit jedem Sprung der Speichergröße wuchs. Der MK4096 erwies sich als sehr robustes Design für Kundenanwendungen. Bei der 16 -kbit -Dichte stieg der Kostenvorteil; Der 16 -kbit -Mostek MK4116 Dram,^[16][17] 1976 eingeführt, erreichte weltweit Dram -Marktanteil von mehr als 75%. Als die Dichte in den frühen 1980er Jahren auf 64 kbit stieg, wurden Mostek und andere US -Hersteller von japanischen DRAM -Herstellern überholt, die in den 1980er und 1990er Jahren die US -amerikanischen und weltweiten Märkte dominierten.

Anfang 1985, Gordon Moore beschloss, Intel von der Herstellung von Dram zurückzuziehen.^[18] Bis 1986 hatten alle United States Chip Makers aufgehört, Drams zu machen.^[19]

1985, als 64.000 DRAM -Speicherchips die am häufigsten verwendeten Speicherchips in Computern waren und wenn mehr als 60 Prozent dieser Chips von japanischen Unternehmen hergestellt wurden, beschuldigten Halbleiter -Hersteller in den USA japanische Unternehmen Exportabteilung Zum Zwecke, die Hersteller in den Vereinigten Staaten aus dem Rohstoffgedächtnis -Chip -Geschäft zu fahren.^[20]

Synchroner dynamischer Zufallszugriffsspeicher (SDRAM) wurde von entwickelt von Samsung. Der erste kommerzielle SDRAM -Chip war der Samsung KM48SL2000, der eine Kapazität von 16 hatte Mb,^[21] und wurde 1992 eingeführt.^[22] Der erste Werbespot DDR SDRAM (Doppelte Datenrate SDRAM) Speicherchip war Samsung's 64 MB DDR SDRAM Chip, veröffentlicht 1998.^[23]

Später, im Jahr 2001, beschuldigten die japanischen DRAM -Hersteller koreanischer Dram -Hersteller des Dumps.^[24]

Im Jahr 2002 gaben US -Computerhersteller Ansprüche an DRAM PREISBEIBUNG.

Funktionsprinzipien

DRAM ist normalerweise in einem rechteckigen Array von Ladungsspeicherzellen angeordnet, die aus einem Kondensator und Transistor pro Datenbit bestehen. Die Abbildung rechts zeigt ein einfaches Beispiel mit einer vier mal vier Zellmatrix. Einige DRAM -Matrizen sind viele tausend Zellen in Höhe und Breite.^[25][26]

Die langen horizontalen Linien, die jede Zeile verbinden, werden als Wortlinien bezeichnet. Jede Zellsäule besteht aus zwei Bitlinien, die jeweils mit jeder anderen Speicherzelle in der Spalte verbunden sind (die Abbildung rechts enthält nicht dieses wichtige Detail). Sie sind allgemein als "+" und " -" Bit -Linien bekannt.

A Sinnverstärker ist im Wesentlichen ein Paar miteinander verbunden Wechselrichter zwischen den Bitlinien. Der erste Wechselrichter ist mit Eingabe aus der + Bitlinie und Ausgabe an die Bitlinie verbunden. Die Eingabe des zweiten Wechselrichters stammt aus der Bitlinie mit Ausgang zur + Bitlinie. Das führt zu positives Feedback Das stabilisiert sich nach einer Bitlinie auf der höchsten Spannung und die andere Bitlinie ist die niedrigstmögliche Spannung.

Vorgänge zum Lesen eines Datenbits aus einer DRAM -Speicherzelle

1. Die Sinnesverstärker sind getrennt.^[27]
2. Die Bitlinien sind mit genau gleichen Spannungen vorgezogen, die zwischen hohen und niedrigen Logikniveaus liegen (z. B. 0,5 V, wenn die beiden Werte 0 und 1 V sind). Die Bitlinien sind physikalisch symmetrisch, um die Kapazität gleich zu halten, und daher sind zu diesem Zeitpunkt ihre Spannungen gleich.^[27]
3. Der Vorspeisekreis wird ausgeschaltet. Weil die Bitlinien relativ lang sind, haben sie genug Kapazität für kurze Zeit die vorprüge Spannung aufrechtzuerhalten. Dies ist ein Beispiel für dynamische Logik.^[27]
4. Die Wortlinie der gewünschten Reihe wird dann hoch angetrieben, um den Speicherkondensator einer Zelle mit seiner Bitlinie zu verbinden. Dies führt dazu aufladen Von der Speicherzelle bis zur angeschlossenen Bitlinie (wenn der gespeicherte Wert 1) oder von der angeschlossenen Bitlinie zur Speicherzelle (wenn der gespeicherte Wert 0 beträgt). Da die Kapazität der Bitlinie typischerweise viel höher ist als die Kapazität der Speicherzelle, steigt die Spannung der Bitlinie geringfügig geringfügig, wenn der Kondensator der Speicherzelle entladen wird und geringfügig abnimmt, wenn die Lagerzelle geladen wird (z. B.,,,,,,, 0,54 und 0,45 V in den beiden Fällen). Da die andere Bitlinie 0,50 V enthält, gibt es einen kleinen Spannungsunterschied zwischen den beiden verdrehten Bitlinien.^[27]
5. Die Sinnesverstärker sind jetzt mit den Bitlinienpaaren verbunden. Ein positives Feedback tritt dann aus den miteinander verbundenen Wechselrichtern auf, wodurch die kleine Spannungsdifferenz zwischen den ungeraden und sogar Zeilenbitlinien einer bestimmten Spalte verstärkt wird, bis eine Bitlinie vollständig bei der niedrigsten Spannung ist und die andere maximal hochspannung ist. Sobald dies geschehen ist, ist die Zeile "offen" (die gewünschten Zelldaten sind verfügbar).^[27]
6. Alle Speicherzellen in der offenen Reihe werden gleichzeitig erfasst, und der Senseverstärker ist verkleinert. Eine Spaltenadresse wählt dann ein Riegel aus, um eine Verbindung zum externen Datenbus herzustellen. Lesevorgänge verschiedener Spalten in derselben Zeile können ohne a durchgeführt werden Zeilenöffnungsverzögerung Denn für die offene Zeile wurden bereits alle Daten erfasst und verriegelt.^[27]
7. Während das Lesen von Spalten in einer offenen Zeile auftritt, fließt der Strom die Bitlinien vom Ausgang der Sinnesverstärker und das Aufladen der Speicherzellen zurück. Dies verstärkt (d. H. "Aktualisiert") die Ladung in der Lagerzelle, indem sie die Spannung im Speicherkondensator erhöht, wenn sie zunächst berechnet wurde, oder indem sie entladen wird, wenn es leer war. Beachten Sie, dass es aufgrund der Länge der Bitlinien eine ziemlich lange Ausbreitungsverzögerung gibt, damit die Ladung wieder auf den Kondensator der Zelle übertragen wird. Dies dauert erhebliche Zeit über das Ende der Sinnesverstärkung und überlappt somit mit einer oder mehreren Spalten -Lesevorgängen.^[27]
8. Wenn Sie alle Spalten in der aktuellen offenen Zeile lesen, wird die Wortlinie ausgeschaltet, um die Speicherzellenkondensatoren (die Zeile "geschlossen") von den Bitlinien zu trennen. Der Sinnesverstärker wird ausgeschaltet und die Bitlinien sind wieder vorgeboren.^[27]

In das Gedächtnis schreiben

Um Daten zu speichern, wird eine Zeile geöffnet und der Sinnesverstärker einer bestimmten Spalte ist vorübergehend in den gewünschten Hoch- oder niedrigen Spannungszustand gezwungen, wodurch die Bitlinie den Zellspeicherkondensator zum gewünschten Wert lädt oder entlastet. Aufgrund der positiven Feedback-Konfiguration des Senseverstärkers wird eine Bitlinie bei einer stabilen Spannung enthalten, auch nachdem die Forcing-Spannung entfernt wurde. Während eines Schreibens in eine bestimmte Zelle werden alle Spalten in einer Zeile gleichzeitig wie beim Lesen erfasst. Obwohl nur die Speicherzellenkondensatorin einer einzelnen Spalte geändert wird, wird die gesamte Zeile aktualisiert (geschrieben), wie in dargestellt in die Figur nach rechts.^[27]

Aktualisierungsrate

In der Regel geben die Hersteller an, dass jede Zeile alle 64 ms oder weniger aktualisiert werden muss, wie durch die definiert JEDEC Standard.

Einige Systeme aktualisieren jede Reihe in einem Aktivitätsschub, bei dem alle Zeilen alle 64 ms beteiligt sind. Andere Systeme aktualisieren jeweils eine Reihe durch das 64 -ms -Intervall. Zum Beispiel ein System mit 2¹³= 8.192 Zeilen würden eine gestaffelte Erforschung erfordern Aktualisierungsrate von einer Reihe alle 7,8 µs, die 64 ms geteilt durch 8.192 Zeilen sind. Ein paar Echtzeitsysteme aktualisieren einen Teil des Speichers jeweils durch eine externe Timerfunktion, die den Betrieb des Restes eines Systems wie der regiert vertikales Blankingintervall Das tritt alle 10 bis 20 ms in Videoausrüstung auf.

Die Zeilenadresse der Zeile, die als nächstes aktualisiert wird Zähler Innerhalb des Drams. Ein System, das die Zeilenadresse (und den Befehl aktualisiert) liefert, hat eine größere Kontrolle darüber, wann aktualisiert werden soll und welche Zeile aktualisiert werden soll. Dies geschieht, um Konflikte mit Speicherzugriffszugriffs zu minimieren, da ein solches System sowohl Kenntnisse über die Speicherzugriffsmuster als auch die Aktualisierungsanforderungen des DRAM verfügt. Wenn die Zeilenadresse von einem Zähler innerhalb des DRAM geliefert wird, gibt das System die Kontrolle über die aktualisierte Zeile ab und liefert nur den Befehl aktualisiert. Einige moderne DRAMS sind in der Lage, sich selbst zu rezern. Es ist keine externe Logik erforderlich, um das DRAM zu erteilen, um zu aktualisieren oder eine Zeilenadresse anzugeben.

Unter bestimmten Bedingungen können die meisten Daten in DRAM wiederhergestellt werden, selbst wenn das DRAM einige Minuten lang nicht aktualisiert wurde.^[28]

Speicherzeitpunkt

Viele Parameter sind erforderlich, um den Zeitpunkt des DRAM -Betriebs vollständig zu beschreiben. Hier sind einige Beispiele für zwei Timing -Noten von asynchronem DRAM aus einem im Jahr 1998 veröffentlichten Datenblatt:^[29]

	"50 ns"	"60 ns"	Beschreibung
tRc	84 ns	104 ns	Zufällige Lesen- oder Schreibzykluszeit (von einem Full /Ras -Zyklus zum anderen)
tRAC	50 ns	60 ns	Zugriffszeit: /ras niedrig bis gültige Daten aus
tRCD	11 ns	14 ns	/Ras niedrig zu /cas niedrige Zeit
tRas	50 ns	60 ns	/Ras -Pulsbreite (minimal /ras niedrige Zeit)
tRP	30 ns	40 ns	/Ras Precharge -Zeit (minimal /ras hoher Zeit)
tPC	20 ns	25 ns	Seitenmodus lesen oder schreiben Zykluszeit ( /cas to /cas)
tAa	25 ns	30 ns	Zugriffszeit: Spaltenadresse gültig für gültige Daten (inklusive Adresse Installationszeit vor /cas niedrig)
tCAC	13 ns	15 ns	Zugriffszeit: /cas niedrig bis gültige Daten aus
tCAS	8 ns	10 ns	/Cas niedrigpulsbreite Minimum

Somit ist die allgemein zitierte Zahl die geringfügige Zeit minimal /ras niedrig. Dies ist die Zeit, um eine Reihe zu öffnen und die Sinnesverstärker zu ermöglichen. Beachten Sie, dass der Datenzugriff für ein bisschen in der Zeile kürzer ist, da dies geschieht, sobald sich der Sinnesverstärker abgelegt hat, aber das DRAM benötigt zusätzliche Zeit, um die amplifizierten Daten zurück zu vermehren, um die Zellen aufzuladen. Die Zeit, zusätzliche Bits von einer offenen Seite zu lesen, ist viel weniger, definiert durch die /cas bis /cas -Zykluszeit. Die zitierte Zahl ist die klarste Möglichkeit, zwischen der Leistung verschiedener Dram -Erinnerungen zu vergleichen, da sie die langsamere Grenze unabhängig von der Zeilenlänge oder Seitengröße festlegt. Größere Arrays führen gewaltsam zu einer größeren Bit -Linie -Kapazität und längeren Ausbreitungsverzögerungen, die dazu führen, dass dies die Zeit erhöht, da der Verstärker -Absetzzeit sowohl von der Kapazität als auch von der Ausbreitungslatenz abhängt. Dies wird in modernen DRAM -Chips kontert, indem stattdessen viele weitere vollständige DRAM -Arrays in einen einzelnen Chip integriert werden, um mehr Kapazitäten aufzunehmen, ohne zu langsam zu werden.

Wenn auf einen solchen RAM durch Taktlogik zugegriffen wird, werden die Zeiten im Allgemeinen auf den nächsten Taktzyklus abgerundet. Wenn Sie beispielsweise von einer 100 -MHz -Zustandsmaschine (d. H. Eine 10 -ns -Uhr) zugegriffen werden, kann der 50 ns Dram die erste Lektüre in fünf Taktzyklen durchführen und zusätzliche Lesevorgänge auf derselben Seite alle zwei Taktzyklen. Dies wurde allgemein als beschrieben als "5-2-2-2" Das Timing, als vier Lesevorgänge innerhalb einer Seite üblich waren.

Bei der Beschreibung des synchronen Speichers wird das Timing durch Taktzykluszahlen beschrieben, die durch Bindestriche getrennt sind. Diese Zahlen repräsentieren t_Cl‐t_RCD‐t_RP‐t_Ras in Vielfachen der Dram Taktzykluszeit. Beachten Sie, dass dies die Hälfte der Datenübertragungsrate ist, wenn Doppelte Datenrate Signalisierung wird verwendet. JEDEC Standard PC3200 Timing ist 3-4-4-8^[30] mit einem 200-MHz 2-2-2-5 zeitliche Koordinierung.^[31]

	PC-3200 (DDR-400)				PC2-6400 (DDR2-800)				PC3-12800 (DDR3-1600)				Beschreibung
	Typisch		Schnell		Typisch		Schnell		Typisch		Schnell
	Fahrräder	Zeit	Fahrräder	Zeit	Fahrräder	Zeit	Fahrräder	Zeit	Fahrräder	Zeit	Fahrräder	Zeit
tCl	3	15 ns	2	10 ns	5	12,5 ns	4	10 ns	9	11.25 ns	8	10 ns	/Cas niedrig bis gültige Daten aus (gleichwertig zu tCAC))
tRCD	4	20 ns	2	10 ns	5	12,5 ns	4	10 ns	9	11.25 ns	8	10 ns	/Ras niedrig zu /cas niedrige Zeit
tRP	4	20 ns	2	10 ns	5	12,5 ns	4	10 ns	9	11.25 ns	8	10 ns	/Ras Precharge -Zeit (Mindestpreatarge zur aktiven Zeit)
tRas	8	40 ns	5	25 ns	16	40 ns	12	30 ns	27	33.75 ns	24	30 ns	Zeile aktive Zeit (minimal aktiv bis zum Vorhargenzeit)

Die minimale Zufallszugriffszeit hat sich verbessert von t_RAC= 50 ns zu t_RCD + t_Cl = 22,5 nsund sogar die Premium -Sorte von 20 ns ist nur 2,5 -mal besser im Vergleich zum typischen Fall (~ 2,22 -mal besser). CAS -Latenz hat sich noch weniger verbessert, von t_CAC = 13 ns bis 10 ns. Das DDR3 -Speicher erreicht jedoch eine 32 -mal höhere Bandbreite. Aufgrund interner Pipelinierung und breiten Datenpfade kann es jeweils zwei Wörter pro 1,25 ns ausgeben (1600Mword/s), während das Edo Dram ein Wort pro ausgeben kann t_PC= 20 ns (50 mword/s).

Timing -Abkürzungen

tCl - CAS -Latenz tCr - Befehlsrate tPTP - Vorsprüche zur Verzögerung des Vorhargens tRas - Ras aktive Zeit tRCD - Ras zu CAS -Verzögerung tRef - Erfrischungszeit tRFC - Zeitanfrischungszykluszeit für Reihen tRP - RAS PRECHARGE

tRrd - Ras zu Ras Delay tRTP - Lesen Sie die Verzögerung des Vorhargens tRTR - Lesen Sie, um die Verzögerung zu lesen tRTW - Lesen Sie, um Verzögerung zu schreiben tWR - Schreiben Sie die Wiederherstellungszeit tWTP - Schreiben Sie auf die Verzögerung des Vorhargens tWtr - Schreiben Sie, um die Verzögerung zu lesen tWtw - Schreiben Sie, um Verzögerung zu schreiben

Speicherzellendesign

Jedes Datenbit in einem DRAM wird als positive oder negative elektrische Ladung in einer kapazitiven Struktur gespeichert. Die Struktur, die die Kapazität bietet, sowie die Transistoren, die den Zugang dazu steuern, wird gemeinsam als als bezeichnet Dram -Zelle. Sie sind der grundlegende Baustein in DRAM -Arrays. Es gibt mehrere Varianten für DRAM-Speicherzellen, aber die am häufigsten verwendete Variante in modernen DRAMs ist die One-Transistor-Zelle One-Capacitor (1T1C). Der Transistor wird verwendet, um während der Schreibvorgänge Strom in den Kondensator zuzugeben und den Kondensator während der Lesevorgänge zu entladen. Der Zugangstransistor ist so konzipiert, dass er die Antriebsfestigkeit maximiert und Transistortransistorleckage minimiert (Kenner, S. 34).

Der Kondensator hat zwei Terminals, von denen einer mit seinem Zugangstransistor verbunden ist, und der andere entweder mit dem Boden oder V_CC/2. In modernen DRAMS ist der letztere Fall häufiger, da es einen schnelleren Betrieb ermöglicht. In modernen Drams eine Spannung von +v_CC/2 über den Kondensator muss eine logische Speicherung speichern. und eine Spannung von -v_CC/2 Über den Kondensator ist erforderlich, um eine Logik Null zu speichern. Die im Kondensator gespeicherte elektrische Ladung wird in gemessen Coulombs. Für eine Logik lautet die Ladung: ${\ textstyle q = {v_ {cc} \ über 2} \ cdot c}$, wo Q ist die Gebühr in Coulombs und C ist die Kapazität in Faraden. Eine Logik -Null hat eine Ladung von: ${\ textstyle q = {-v_ {cc} \ über 2} \ cdot c}$.^[32]

Lesen oder Schreiben einer Logik erfordert, dass die Wortlinie zu einer Spannung größer ist als die Summe von V_CC und die Schwellenspannung des Zugangstransistors (v_Th). Diese Spannung heißt V_CC gepumpt (V_CCP). Die Zeit, die für die Entlassung eines Kondensators erforderlich ist, hängt daher davon ab, welcher Logikwert im Kondensator gespeichert ist. Ein Kondensator, der eine Logik enthält, beginnt sich zu entladen, wenn die Spannung am Gate -Terminal des Zugangstransistors über V liegt_CCP. Wenn der Kondensator eine Logik Null enthält, beginnt er zu entladenden, wenn die Gate -Klemmenspannung über V ist_Th.^[33]

Kondensatordesign

Bis Mitte der 1980er Jahre waren die Kondensatoren in Dram-Zellen mit dem Zugangstransistor (sie wurden auf der Oberfläche des Substrats konstruiert), so dass sie als als bezeichnet wurden Planar Kondensatoren. Der Antrieb, sowohl die Dichte als auch in geringerem Maße zu erhöhen, erforderte dichtere Designs. Dies wurde stark durch die Wirtschaftswissenschaften motiviert, eine wichtige Überlegung für DRAM -Geräte, insbesondere für Warendrams. Die Minimierung des DRAM -Zellbereichs kann ein dichteres Gerät erzeugen und die Kosten pro Bit des Speichers senken. Ab Mitte der 1980er Jahre wurde der Kondensator über oder unter dem Siliziumsubstrat bewegt, um diese Ziele zu erreichen. DRAM -Zellen mit Kondensatoren über dem Substrat werden als bezeichnet als gestapelt oder gefaltete Platte Kondensatoren. Diejenigen mit Kondensatoren, die unter der Substratoberfläche vergraben sind Graben Kondensatoren. In den 2000er Jahren wurden die Hersteller durch die Art des Kondensators, das in ihren DRAMs verwendet wurde, stark geteilt, und die relativen Kosten und die langfristige Skalierbarkeit beider Entwürfe waren Gegenstand einer umfassenden Debatte. Die Mehrheit der DRAMS aus großen Herstellern wie z. Hynix, Mikron -Technologie, Samsung Electronics Verwenden Sie die gestapelte Kondensatorstruktur, während kleinere Hersteller wie die Nanya -Technologie die Grabenkondensatorstruktur verwenden (Jacob, S. 355–357).

Der Kondensator im gestapelten Kondensatorschema ist über der Oberfläche des Substrats konstruiert. Der Kondensator besteht aus einem Oxid-Nitridoxid (Ono) -Dielektrikum, das zwischen zwei Schichten von Polysiliconplatten (die obere Platte wird von allen Dram-Zellen in einem IC) eingestuft, und seine Form kann ein Rechteck, ein Zylinder oder ein Zylinder oder ein Rechteck sein, oder eine andere komplexere Form. Es gibt zwei grundlegende Variationen des gestapelten Kondensators, basierend auf seinem Standort relativ zum Bitline-Capacitor-Over-Bitline (COB) und Kondensator-Under-Bitline (CUB). In einer früheren Variation befindet sich der Kondensator unter der Bitline, die normalerweise aus Metall besteht, und der Bitline hat einen polysiliconischen Kontakt, der sich nach unten erstreckt, um ihn mit dem Quellterminal des Zugangstransistors zu verbinden. In der letzteren Variation wird der Kondensator über der Bitlinie konstruiert, die fast immer aus Polysilicium besteht, aber ansonsten mit der COB -Variation identisch ist. Der Vorteil, den die COB -Variante besitzt, ist die einfache Herstellung des Kontakts zwischen Bitline und der Quelle des Zugangstransistors, da er physisch nahe an der Substratoberfläche liegt. Dies erfordert jedoch, dass der aktive Bereich in einem Winkel von 45 Grad von oben ausgelegt wird, was es schwierig macht, sicherzustellen, dass der Kondensatorkontakt die Bitline nicht berührt. Cub -Zellen vermeiden dies, leiden jedoch unter Schwierigkeiten beim Einsetzen von Kontakten zwischen Bitlines, da die Größe der Merkmale nahe der Oberfläche auf oder nahe der minimalen Merkmalsgröße der Prozesstechnologie liegt (Kenner, S. 33–42).

Der Grabenkondensator wird durch Ätzen eines tiefen Lochs in das Siliziumsubstrat konstruiert. Das Substratvolumen, das das Loch umgibt⁺ Platte und Widerstand reduzieren. Eine Schicht aus Oxid-Nitridoxid-Dielektrikum wird gezüchtet oder abgelagert, und schließlich wird das Loch durch Ablagerungen von dotiertem Polysilizium gefüllt, das die obere Platte des Kondensators bildet. Die Oberseite des Kondensators ist über einen Polysilicon -Riemen (Kenner, S. 42–44) mit dem Abflussanschluss des Zugangstransistors verbunden. Das Grabenkondensator-Tiefenverhältnis in der Breite in Drams der Mitte der 2000er Jahre kann 50: 1 überschreiten (Jacob, S. 357).

Grabenkondensatoren haben zahlreiche Vorteile. Da der Kondensator im größten Teil des Substrats vergraben ist, anstatt auf seiner Oberfläche zu liegen, kann der Bereich, den er belegt S. 356–357). Alternativ kann die Kapazität erhöht werden, indem ein tieferes Loch ohne Anstieg der Oberfläche ätzt (Kenner, S. 44). Ein weiterer Vorteil des Grabenkondensators besteht darin, dass seine Struktur unter den Schichten der Metallverbindung liegt und es ihnen ermöglicht, leichter planar zu werden . Die Tatsache, dass der Kondensator unter der Logik steht, bedeutet, dass er vor den Transistoren konstruiert wird. Dies ermöglicht es Hochtemperaturprozessen, die Kondensatoren herzustellen, die ansonsten die Logiktransistoren und ihre Leistung beeinträchtigen würden. Dies macht Grabenkondensatoren für den Bau geeignet eingebettete Dram (Edram) (Jacob, S. 357). Nachteile von Grabenkondensatoren sind Schwierigkeiten, die Kondensatorstrukturen in tiefen Löchern zuverlässig zu bauen und den Kondensator mit dem Abflussanschluss des Zugangstransistors zu verbinden (Kenner, S. 44).

Historische Zellentwürfe

Dram-ICs der ersten Generation (diejenigen mit Kapazitäten von 1 kbit), von denen das erste der war Intel 1103verwendete eine Drei-Transistor-Dram-Zelle mit einem Maßnahme (3T1C). In der zweiten Generation führt die Anforderung zur Erhöhung der Dichte durch Anpassung mehr Bits in einem bestimmten Bereich oder die Anforderung, die Kosten durch Anpassung der gleichen Menge an Bits in einem kleineren Bereich zu senken, zu einer nahezu universellen Einführung der 1T1C-DRAM-Zelle. Obwohl einige Geräte mit 4 und 16 kbit -Kapazitäten aus Leistungsgründen weiterhin die 3T1C -Zelle verwendeten (Kenner, S. 6). Diese Leistungsvorteile umfassten am wichtigsten die Fähigkeit, den vom Kondensator gespeicherten Zustand zu lesen, ohne ihn zu entlasten, und vermeiden Sie, das vorgelesen zu schreiben (nicht zerstörerische Lesen). Ein zweiter Leistungsvorteil betrifft die 3T1C -Zelle hat separate Transistoren zum Lesen und Schreiben. Der Speichercontroller kann diese Funktion ausnutzen, um atomare Lese-Modify-Writen durchzuführen, bei denen ein Wert gelesen, modifiziert und dann als einzelne, unteilbare Operation zurückgeschrieben wird (Jacob, S. 459).

Vorgeschlagene Zelldesigns

Die Dram-Zelle mit einem Transistor, Null-Capacitor (1T), ist seit den späten 1990er Jahren ein Thema der Forschung. 1t Dram ist eine andere Art, die grundlegende Dram-Speicherzelle zu konstruieren, unterscheidet sich von der klassischen Dram-Zelle mit One-Transsistor/One-Capacitor (1T/1C), die manchmal auch als "1T-DRAM" bezeichnet wird, insbesondere im Vergleich zum 3T und 4t Dram, das es in den 1970er Jahren ersetzt hat.

In 1T -DRAM -Zellen wird das Bit der Daten immer noch in einer kapazitiven Region gespeichert, die von einem Transistor gesteuert wird. Diese Kapazität wird jedoch nicht mehr von einem separaten Kondensator bereitgestellt. 1T DRAM ist ein "kondensorloses" Bitzellendesign, das Daten unter Verwendung der parasitären Körperkapazität speichert, die dem innewohnt Silizium auf Isolator (SOI) Transistoren. Als störend im Logikdesign betrachtete Schwimmender Körpereffekt Kann für die Datenspeicherung verwendet werden. Dies gibt 1T-DRAM-Zellen die größte Dichte und ermöglicht eine einfachere Integration in Hochleistungslogikschaltungen, da sie mit denselben SOI-Prozesstechnologien konstruiert sind.

Das Erfrischen von Zellen bleibt notwendig, aber im Gegensatz zu 1T1C-DRAM, sind Lesevorgänge in 1T-DRAM nicht zerstörerisch; Die gespeicherte Ladung führt zu einer nachweisbaren Verschiebung in der Grenzspannung des Transistors.^[34] In Bezug auf die leistungsfähige Zugangszeiten sind die Zugangszeiten deutlich besser als Kondensator-Basis-DRAMs, aber etwas schlechter als SRAM. Es gibt verschiedene Arten von 1T -DRAMS: die kommerzialisierten Arten Z-RAM aus innovativem Silizium, dem Ttram^[35] von renesas und der A-RAM von dem Ugr/CNRS Konsortium.

Array -Strukturen

Dram-Zellen werden in einem regelmäßigen rechteckigen, gitterartigen Muster angelegt, um ihre Kontrolle und ihren Zugang über Wortlinien und Bitlinien zu erleichtern. Das physikalische Layout der DRAM -Zellen in einem Array ist typischerweise so konzipiert, dass zwei benachbarte Dram -Zellen in einer Säule einen einzelnen Bitline -Kontakt haben, um ihren Bereich zu reduzieren. Dram -Zellfläche wird als gegeben als n F², wo n ist eine Zahl abgeleitet vom Dram Cell Design, und F ist die kleinste Merkmalsgröße einer bestimmten Prozesstechnologie. Dieses Schema ermöglicht den Vergleich der DRAM-Größe über verschiedene Generationen mit der Prozesstechnologie, da Dram-Cell-Flächen in linearen oder nahezu linearen Raten in Bezug auf die Merkmalsgröße skaliert werden. Der typische Bereich für moderne DRAM -Zellen variiert zwischen 6 und 8 F².

Der horizontale Draht, das Wortline, ist mit dem Gate -Terminal jedes Zugangstransistors in seiner Reihe verbunden. Die vertikale Bitlinie ist mit dem Quellanschluss der Transistoren in seiner Spalte verbunden. Die Längen der Wortlinien und Bitlinien sind begrenzt. Die Wordline -Länge wird durch die gewünschte Leistung des Arrays begrenzt, da die Ausbreitungszeit des Signals, das die Wortlinie transversaliert muss RC -Zeitkonstante. Die Bitline -Länge wird durch ihre Kapazität begrenzt (die mit der Länge zunimmt), die in einem Bereich für ordnungsgemäße Erfassungen aufbewahrt werden muss (da die DRAME die Ladung des Kondensators erfasst, der auf die Bitlinie freigesetzt wird). Die Bitline -Länge wird auch durch die Menge des Betriebsstroms begrenzt, das der DRAM zeichnen kann, und wie die Stromversorgung abgelöst werden kann, da diese beiden Merkmale weitgehend durch das Laden und Abladungen des Bitline bestimmt werden.

Bitline -Architektur

Sinnesverstärker sind erforderlich, um den in den Dram -Zellen enthaltenen Zustand zu lesen. Wenn der Zugangstransistor aktiviert ist, wird die elektrische Ladung im Kondensator mit der Bitline geteilt. Die Kapazität des Bitline ist viel größer als die des Kondensators (ungefähr zehnmal). Somit ist die Änderung der Bitline -Spannung eine Minute. Sensenverstärker sind erforderlich, um das Spannungsdifferential in die vom Logiksignalsystem angegebenen Ebenen aufzulösen. Moderne DRAMS verwenden differentielle Verstärker und werden von Anforderungen an die Konstruktion der DRAM -Arrays begleitet. Verstärker der unterschiedlichen Sense arbeiten, indem sie ihre Ausgaben zu entgegengesetzten Extremen basieren, die auf den relativen Spannungen auf Bitlinienpaaren basieren. Die Sinnesverstärker funktionieren nur dann effektiv und effizient, wenn die Kapazität und die Spannungen dieser Bitline -Paare eng übereinstimmen. Abgesehen davon, dass die Längen der Bitlinien und die Anzahl der angeschlossenen Dram -Zellen gleich sind, sind zwei grundlegende Architekturen zum Array -Design entstanden, um die Anforderungen der Sinnesverstärker zu erteilen: offene und gefaltete Bitline -Arrays.

Öffnen Sie Bitline -Arrays

Die Dram -ICs der ersten Generation (1 kbit), bis die 64 -kbit -Generation (und rund 256 kbit -Generation) Bitline -Array -Architekturen hatte. In diesen Architekturen werden die Bitlinien in mehrere Segmente unterteilt, und die differentiellen Sinnesverstärker werden zwischen Bitline -Segmenten platziert. Da die Sinnesverstärker zwischen Bitline -Segmenten platziert werden, um ihre Ausgänge außerhalb des Arrays zu leiten, ist eine zusätzliche Schicht von Verbindungen vorhanden, die über die zur Konstruktion der Wortlinien und Bitlinien verwendet werden.

Die Dram -Zellen, die sich an den Rändern des Arrays befinden, haben keine benachbarten Segmente. Da die differentiellen Sinnesverstärker aus beiden Segmenten identische Kapazitäts- und Bitline -Längen erfordern, werden Dummy -Bitline -Segmente bereitgestellt. Der Vorteil des Open -Bitline -Arrays ist ein kleinerer Arraybereich, obwohl dieser Vorteil durch die Dummy -Bitline -Segmente leicht verringert wird. Der Nachteil, der das nahezu Verschwinden dieser Architektur verursachte Lärm, was die Wirksamkeit der differentiellen Sinnesverstärker beeinflusst. Da jedes Bitline -Segment keine räumliche Beziehung zum anderen hat, ist es wahrscheinlich, dass das Rauschen nur eines der beiden Bitline -Segmente betrifft.

Faltete Bitline -Arrays

Die gefaltete Bitline -Array -Architektur leitet Bitlines zu zweit im gesamten Array. Die unmittelbare Nähe der gepaarten Bitlinien liefert überlegen Common-Mode Merkmale der Rauschabstoßung über offene Bitline -Arrays. Die gefaltete Bitline-Array-Architektur trat Mitte der 1980er Jahre in Dram ICs auf, beginnend mit der 256-kbit-Generation. Diese Architektur wird in modernen Dram -ICs für ihre überlegene Geräuschimmunität bevorzugt.

Diese Architektur wird als bezeichnet als gefaltet Weil es seine Basis aus der Open Array -Architektur aus der Perspektive des Schaltplans von Schaltplätzen nimmt. Die gefaltete Array -Architektur scheint Dram -Zellen in alternativen Paaren zu entfernen (da zwei Dram -Zellen einen einzelnen Bitline -Kontakt haben) aus einer Säule und bewegen die Dram -Zellen dann von einer benachbarten Säule in die Hohlräume.

Der Ort, an dem die Bitline -Wendungen einen zusätzlichen Bereich einnehmen. Um den Overhead der Flächen zu minimieren, wählen Ingenieure das einfachste und am meisten in der Flächen-Minimal verdrehte Schema aus, das das Rauschen unter der angegebenen Grenze reduzieren kann. Wenn sich die Prozesstechnologie verbessert, um die minimalen Merkmalsgrößen zu reduzieren, verschlechtert sich das Signal für das Rauschproblem, da die Kopplung zwischen benachbarten Metalldrähten umgekehrt proportional zu ihrer Tonhöhe ist. Die verwendeten Array -Falten- und Bitline -Verdrehungsschemata müssen die Komplexität erhöhen, um eine ausreichende Rauschreduzierung aufrechtzuerhalten. Schemata mit wünschenswerten Geräuschimmunitätseigenschaften für einen minimalen Einfluss auf den Bereich ist das Thema der aktuellen Forschung (Kenner, S. 37).

Zukünftige Array -Architekturen

Fortschritte in der Prozesstechnologie können dazu führen, dass Open-Bitline-Array-Architekturen bevorzugt werden, wenn sie eine bessere langfristige Effizienz von Gebieten bieten können. Da gefaltete Array -Architekturen zunehmend komplexe Faltungsschemata erfordern, um einen beliebigen Fortschritt in der Prozesstechnologie zu entsprechen. Die Beziehung zwischen Prozesstechnologie, Array -Architektur und Bereicheffizienz ist ein aktives Forschungsbereich.

Zeilen- und Spaltenreduktion

Das erste Dram integrierte Schaltkreise hatte keine Redundanz. Eine integrierte Schaltung mit einer defekten DRAM -Zelle würde verworfen. Beginnend mit der 64 -kbit -Generation haben DRAM -Arrays Ersatzreihen und -säulen einbezogen, um die Erträge zu verbessern. Ersatzreihen und Säulen bieten Toleranz von geringfügigen Herstellungsfehlern, die dazu geführt haben, dass eine kleine Anzahl von Zeilen oder Säulen nicht funktionsfähig ist. Die defekten Zeilen und Spalten werden durch eine Auslöser a physisch vom Rest des Arrays getrennt Programmierbare Sicherung oder durch Schneiden des Drahtes durch einen Laser. Die Ersatzreihen oder -Säulen werden durch Remapping -Logik in den Zeile und in den Spaltendecoden (Jacob, S. 358–361) ersetzt.

Fehlererkennung und Korrektur

Elektrische oder magnetische Interferenzen in einem Computersystem können ein einziges Bit Dram zu verursachen Spontan flip in den entgegengesetzten Zustand. Die Mehrheit von einmalig ("Sanft") Fehler in DRAM -Chips treten infolgedessen auf Hintergrundstrahlunghauptsächlich Neutronen aus kosmischen Strahlung Sekundärs, die den Inhalt einer oder mehrerer Speicherzellen ändern oder die zum Lesen/Schreiben verwendeten Schaltkreise beeinträchtigen können.

Das Problem kann durch Verwendung gemindert werden überflüssig Speicherbits und zusätzliche Schaltkreise, die diese Bits verwenden, um weiche Fehler zu erkennen und zu korrigieren. In den meisten Fällen werden die Erkennung und Korrektur von der durchgeführt Speichercontroller; Manchmal wird die erforderliche Logik transparent in DRAM-Chips oder -Modulen implementiert, wodurch die ECC-Speicherfunktionen für ansonsten ECC-inkapierbare Systeme ermöglicht werden.^[37] Die zusätzlichen Speicherbits werden zum Aufzeichnen verwendet Parität und fehlende Daten zu ermöglichen, von zu rekonstruieren Fehlerkorrekturcode (ECC). Parität ermöglicht die Erkennung aller Einzelbit-Fehler (eigentlich eine ungerade Anzahl falscher Bits). Der häufigste fehlerkorrigierende Code, a SECDED -Hamming -Code, ermöglicht es, einen Einzelbit-Fehler zu korrigieren und in der üblichen Konfiguration mit einem zusätzlichen Paritätsbit doppelte Bit-Fehler zu erkennen.^[38]

Jüngste Studien geben sehr unterschiedliche Fehlerraten mit über sieben Größenunterschieden an, die von von 10^–10–10^–17 Fehler/Bit · h, ungefähr ein Bitfehler, pro Stunde, pro Gigabyte Speicher zu einem Bitfehler, pro Jahrhundert pro Gigabyte Speicher.^[39][40][41] Der Schroeder et al. Die Studie 2009 berichtete über eine Chance von 32%, dass ein bestimmter Computer in seiner Studie unter mindestens einem korrigierbaren Fehler pro Jahr leiden würde, und lieferte Hinweise darauf, dass die meisten derartigen Fehler eher schwierig als weiche Fehler sind.^[42] Eine Studie von 2010 an der Universität von Rochester lieferte auch Hinweise darauf, dass ein wesentlicher Teil der Gedächtnisfehler zeitweise harte Fehler sind.^[43] Große Studien zum Nicht-ECC-Hauptspeicher in PCs und Laptops legen nahe, dass unentdeckte Speicherfehler eine beträchtliche Anzahl von Systemfehlern ausmachen Chance für den gesamten Speicher), dass ein Computer alle acht Monate einen Speicherfehler hat.^[44]

Sicherheit

Datenremanenz

Obwohl dynamischer Speicher nur angegeben ist und garantiert Um seinen Inhalt zu behalten, wenn er mit Strom versorgt wird und jede kurze Zeit erfrischt (oft 64 ms) die Speicherzelle Kondensatoren Halten Sie ihre Werte oft für deutlich längere Zeit, insbesondere bei niedrigen Temperaturen.^[45] Unter bestimmten Bedingungen können die meisten Daten in DRAM wiederhergestellt werden, auch wenn sie einige Minuten lang nicht aktualisiert wurden.^[46]

Diese Eigenschaft kann verwendet werden, um die Sicherheit zu umgehen und Daten wiederherzustellen, die im Hauptspeicher gespeichert sind, von denen angenommen wird, dass sie bei der Einführung zerstört werden. Der Computer könnte schnell neu gestartet werden und der Inhalt des Hauptspeichers ausgelesen; Oder indem Sie die Speichermodule eines Computers entfernen, sie auf die Verlängerung der Datenverlängerung abkühlen und dann auf einen anderen Computer übertragen werden, um ausgelesen zu werden. Ein solcher Angriff wurde demonstriert, um gängige Festplattenverschlüsselungssysteme wie die zu umgehen Open Source TrueCrypt, Microsoft's BitLocker-Laufwerkverschlüsselung, und Apfel's Datentresor.^[45] Diese Art des Angriffs gegen einen Computer wird oft als als bezeichnet Kaltstiefelangriff.

Speicherbeschäftigung

Der dynamische Speicher erfordert per Definition eine regelmäßige Aktualisierung. Darüber hinaus ist das Lesedynamikgedächtnis eine zerstörerische Operation, die eine Aufladung der Speicherzellen in der Zeile erfordert, die gelesen wurde. Wenn diese Prozesse unvollkommen sind, kann eine Lesevorrichtung verursachen weiche Fehler. Insbesondere besteht das Risiko, dass ein gewisses Ladung zwischen nahe gelegenen Zellen auslaufen kann, wodurch die Auffrischung oder das Lesen einer Reihe zu einem a führen kann Störfehler in einer angrenzenden oder sogar nahe gelegenen Reihe. Das Bewusstsein für Störfehler stammt aus dem ersten im Handel erhältlichen Dram in den frühen 1970er Jahren (die Intel 1103). Trotz der von den Herstellern angewandten Minderungstechniken haben gewerbliche Forscher in einer Analyse von 2014 bewiesen, die im Handel erhältlich ist DDR3 DRAM -Chips, die in den Jahren 2012 und 2013 hergestellt wurden, sind anfällig für Störfehler.^[47] Der damit verbundene Nebeneffekt, der zu beobachteten Bitflips führte Reihenhammer.

Verpackung

Speichermodul

Dynamische Rahme werden normalerweise in geformten Epoxidfällen verpackt, wobei ein interner Bleirahmen für Zusammenhänge zwischen dem Siliziumstempel und den Paketleitungen für Vernetzung gepackt wird. Das Original IBM PC Design verwendet ICs verpackt in Dual Inline-Paketedirekt an das Hauptbrett gelötet oder in Steckdosen montiert. Als die Speicherdichte in die Höhe tat, war das DIP -Paket nicht mehr praktisch. Zur Bequemlichkeit in der Handhabung können mehrere dynamische RAM-integrierte Schaltkreise auf einem einzigen Speichermodul montiert werden, sodass die Installation von 16-Bit-, 32-Bit- oder 64-Bit-Breiten-Speicher in einer einzigen Einheit ermöglicht werden kann, ohne dass das Installationsprogramm mehreren Einzelpersonen einfügt integrierte Schaltkreise. Speichermodule können zusätzliche Geräte für die Paritätsprüfung oder Fehlerkorrektur enthalten. Über die Entwicklung von Desktop -Computern wurden mehrere standardisierte Arten von Speichermodul entwickelt. Laptop -Computer, Spielekonsolen und spezialisierte Geräte können ihre eigenen Formate von Speichermodulen haben, die mit Standard -Desktop -Teilen für Verpackungen oder proprietäre Gründe nicht austauschbar sind.

Eingebettet

DRAM, das in einen integrierten Schaltkreis integriert ist, der in einem logisch optimierten Prozess entwickelt wurde (wie z. Anwendungsspezifische integrierte Schaltung, Mikroprozessoroder ein ganzes System auf einem Chip) wird genannt eingebettete Dram (edram). Eingebettete Dram erfordert Dram -Zell -Designs, die sein können erfunden Ohne die Herstellung schneller Schalttransistoren zu verhindern, die in der leistungsstarken Logik verwendet werden, und die Änderung der grundlegenden logischoptimierten Prozesstechnologie, um die zum Aufbau von Dram-Zell-Strukturen erforderlichen Prozessschritten aufzunehmen.

Versionen

Da die grundlegende DRAM -Zelle und das Array seit vielen Jahren die gleiche Grundstruktur aufrechterhalten haben, werden die Dram -Arten hauptsächlich durch die vielen verschiedenen Schnittstellen für die Kommunikation mit DRAM -Chips unterschieden.

Asynchrones Dram

Das ursprüngliche Dram, jetzt bekannt von der Retonym "Asynchrones Dram"War die erste Art von DRAM, die in den späten 1960er Jahren verwendet wurden Synchrondram. In der Gegenwart ist die Herstellung von asynchronem RAM relativ selten.^[48]

Funktionsprinzipien

Ein asynchroner DRAM -Chip verfügt über Stromverbindungen, eine Reihe von Adresseingängen (typischerweise 12) und einige (typischerweise ein oder vier) bidirektionale Datenlinien. Es gibt vier Aktiv niedrig Kontrollsignale:

• Ras, der Zeilenadressen -Strobe. Die Adresseingänge werden am fallenden Rand von erfasst Ras, und wählen Sie eine Zeile zum Öffnen. Die Reihe wird so lange offen gehalten Ras ist niedrig.
• CAS, der Säulenadressen -Strobe. Die Adresseingänge werden am fallenden Rand von erfasst CAS, und wählen Sie eine Spalte aus der aktuell geöffneten Zeile aus, um zu lesen oder zu schreiben.
• WIR, Write aktivieren. Dieses Signal bestimmt, ob eine gegebene fallende Kante von CAS ist eine Lese (falls hoch) oder schreibe (falls niedrig). Wenn niedrig, werden die Dateneingaben auch am fallenden Rand von erfasst CAS.
• Oe, Ausgangsaktivität. Dies ist ein zusätzliches Signal, das die Ausgabe an die Daten -E/A -Stifte steuert. Die Datenstifte werden vom DRAM -Chip angetrieben, wenn Ras und CAS sind niedrig, WIR ist hoch und Oe ist niedrig. In vielen Anwendungen, Oe kann dauerhaft niedrig angeschlossen werden (immer aktiviert), aber wechseln Oe kann nützlich sein, wenn mehrere Speicherchips parallel angeschlossen werden.

Diese Schnittstelle bietet eine direkte Kontrolle des internen Timings. Wann Ras ist niedrig, a CAS Der Zyklus darf nicht versucht werden, wenn der Sinnesverstärker den Speicherzustand spürt hat, und Ras darf nicht hoch zurückgegeben werden, bis die Speicherzellen aktualisiert wurden. Wann Ras ist hochgefahren, es muss hoch genug gehalten werden, um abzuschließen.

Obwohl das Dram asynchron ist, werden die Signale normalerweise durch einen takteten Speichercontroller erzeugt, der ihr Timing auf Multiplikatoren des Taktzyklus des Controllers einschränkt.

Ras nur aktualisiert

Das klassische asynchrone Dram wird erfrischt, indem jede Reihe nacheinander geöffnet wird.

Die Aktualisierungszyklen werden über das gesamte Aktualisierungsintervall so verteilt, dass alle Zeilen innerhalb des erforderlichen Intervalls aktualisiert werden. So aktualisieren Sie eine Zeile des Speicherarrays mithilfe Ras Nur Aktualisieren (ROR), die folgenden Schritte müssen auftreten:

1. Die aktualisierte Zeilenadresse der Zeile muss an den Adresseingabestiften angewendet werden.
2. Ras Muss von hoch auf niedrig wechseln. CAS muss hoch bleiben.
3. Am Ende der erforderlichen Zeit, Zeit, Ras muss hoch zurückkehren.

Dies kann durch Angabe einer Zeilenadresse und Pulsierung erfolgen Ras niedrig; Es ist nicht notwendig, eine auszuführen CAS Fahrräder. Ein externer Zähler ist erforderlich, um nacheinander über die Zeilenadressen zu iterieren.^[49] In einigen Designs handelte die CPU die RAM -Aktualisierung, darunter die Zilog Z80 ist vielleicht das bekannteste Beispiel, das einen Zeilenschalter in a veranstaltet Prozessorregister, R, und einschließlich interner Timer, die die Zeile regelmäßig bei r abfragen und dann den Wert im Register erhöhen. Aktualisierungen wurden mit gemeinsamen Anweisungen wie Speicherlesungen verschachtelt.^[50] Besonders in anderen Systemen HeimcomputerDie Aktualisierung wurde oft von den Videoschaltungen behandelt, da sie oft aus großen Speicherbereichen lesen musste und im Rahmen dieser Vorgänge Aktualisierungen durchführte.^[51]

CAS vor Ras Aktualisieren

Aus Bequemlichkeit wurde der Zähler schnell in die Dram -Chips selbst aufgenommen. Wenn die CAS Die Linie wird vorher niedrig gefahren Ras (Normalerweise ein illegaler Operation), dann ignoriert das DRAM die Adresseingänge und verwendet einen internen Zähler, um die zum Öffnen von Zeile auszuwählen. Dies ist bekannt als als CAS-Vor-Ras (CBR) Aktualisierung. Dies wurde zur Standardform der Aktualisierung für asynchrones DRAM und ist die einzige Form, die im Allgemeinen mit SDRAM verwendet wird.

Versteckte Aktualisierung

Bei Unterstützung von CAS-Vor-Ras Aktualisieren, es ist möglich, zu deassert Ras während des Haltens CAS Niedrig, um die Datenausgabe aufrechtzuerhalten. Wenn Ras wird dann erneut geltend gemacht, dies führt einen CBR -Aktualisierungszyklus durch, während die DRAM -Ausgänge gültig bleiben. Da die Datenausgabe nicht unterbrochen wird, wird dies als bezeichnet als Versteckte Aktualisierung.^[52]

Seitenmodus Dram

Seitenmodus Dram ist eine geringfügige Änderung der Dram-IC-Schnittstelle der ersten Generation, die die Leistung von Lesevorgängen verbesserte und in eine Zeile schreibt, indem die Ineffizienz des Streichers und der öffentlichen Öffnung derselben Zeile wiederholt geöffnet wird, um auf eine andere Spalte zuzugreifen. Im Seitenmodus dram, nachdem eine Zeile durch Halten geöffnet wurde Ras Niedrig, die Zeile könnte offen gehalten werden, und mehrere Lesevorgänge oder Schreibvorgänge können für eine der Spalten in der Zeile durchgeführt werden. Jeder Spaltenzugriff wurde durch Assesation eingeleitet CAS und Präsentieren einer Spaltenadresse. Für Lesevorgänge nach einer Verzögerung (t_CAC), gültige Daten würden auf den Daten ausgestattet, die vor dem Erscheinen gültiger Daten bei hohem Z-Z-Ansehen gehalten wurden. Für Schreibvorgänge werden das Write Enable Signal and Write -Daten zusammen mit der Spaltenadresse dargestellt.^[53]

Der Seitenmodus -DRAM wurde später mit einer kleinen Modifikation verbessert, die die Latenz weiter verringerte. Drams mit dieser Verbesserung wurden genannt Schnelle Seitenmodus -Drams (FPM Drams). Im Seitenmodus dram, CAS wurde vor der Angabe der Säulenadresse geltend gemacht. In FPM -DRAM könnte die Säulenadresse während der Lösung geliefert werden CAS war noch deassert. Die Spaltenadresse wurde über den Spaltenaddatenpfad verbreitet, jedoch keine Daten auf den Datenstiften ausgegeben, bis CAS wurde geltend gemacht. Vor CAS Da die Daten behauptet wurden, wurden die Daten aus dem hohen Z-Zin gehalten. FPM Dram reduziert t_CAC Latenz.^[54] Der Fast -Page -Modus -Dram wurde 1986 eingeführt und mit Intel 80486 verwendet.

Statische Säule ist eine Variante des schnellen Seitenmodus, in dem die Spaltenadresse nicht gespeichert werden muss, sondern die Adresseingänge können mit geändert werden mit CAS Niedrig gehalten, und die Datenausgabe wird entsprechend einige Nanosekunden später aktualisiert.^[54]

Nahtmodus ist eine weitere Variante, in der vier sequentielle Stellen innerhalb der Zeile mit vier aufeinanderfolgenden Impulsen von zugegriffen werden können CAS. Der Unterschied zum normalen Seitenmodus besteht darin, dass die Adresseingänge für die zweite bis vierte nicht verwendet werden CAS Kanten; Sie werden intern beginnend mit der für die ersten angegebenen Adresse generiert CAS Kante.^[54]

Erweiterte Daten dram aus

Die erweiterten Daten aus DRAM (Edo Dram) wurde in den 1990er Jahren von erfunden und patentiert Mikron -Technologie die dann die Technologie für viele andere Speicherhersteller lizenzierte.^[55] Edo Ram, manchmal bezeichnet als Hyper -Page -Modus Aktiviertes DRAM, ähnelt dem Fast -Page -Modus Dram mit der zusätzlichen Funktion, dass ein neuer Zugriffszyklus gestartet werden kann, während die Datenausgabe des vorherigen Zyklus aktiv bleibt. Dies ermöglicht eine bestimmte Menge an Überlappung im Betrieb (Pipelining), was eine etwas verbesserte Leistung ermöglicht. Es ist bis zu 30% schneller als FPM Dram,^[56] was es 1995 zu ersetzen begann, als Intel stellte die vor 430fx Chipsatz Mit Edo Dram -Unterstützung. Unabhängig von den Leistungsgewinnen können FPM und Edo Simms in vielen (aber nicht allen) Anwendungen austauschbar verwendet werden.^[57][58]

Um genau zu sein, beginnt Edo Dram die Datenausgabe am fallenden Rand von CASstoppt aber die Ausgabe nicht, wenn CAS steigt wieder auf. Es hält die Ausgabe gültig (somit die Datenausgangszeit verlängert) bis beider Ras ist deasertiert oder neu CAS Die fallende Kante wählt eine andere Spaltenadresse aus.

Ein-Zyklus-Edo kann eine vollständige Speichertransaktion in einem Taktzyklus durchführen. Andernfalls benötigt jeder sequentielle RAM -Zugriff auf derselben Seite zwei Taktzyklen anstelle von drei, sobald die Seite ausgewählt wurde. Die Leistung und Fähigkeiten von Edo schafften die Möglichkeit, den immensen Leistungsverlust im Zusammenhang mit einem Mangel an L2-Cache bei kostengünstigen PCs mit kostengünstigen Rohstoffen zu verringern. Dies war auch gut für Notizbücher aufgrund von Schwierigkeiten mit ihrem begrenzten Formfaktor und den Lebenseinschränkungen der Akkulaufzeit. Zusätzlich verbesserte für Systeme mit einem L2 -Cache die Verfügbarkeit des EDO -Speichers die durchschnittliche Speicherlatenz von Anwendungen über frühere FPM -Implementierungen.

Der Single-Cycle Edo Dram wurde gegen Ende der neunziger Jahre auf Grafikkarten sehr beliebt. Es war sehr kostengünstig, aber fast genauso effizient für die Leistung wie das weitaus teurere VRAM.

Burst Edo Dram

Eine Entwicklung von Edo Dram, Burst Edo Dram (Bedo Dram), könnte vier Speicheradressen in einem Burst verarbeiten, für maximal 5-1-1-1Sparen Sie weitere drei Uhren über einen optimal gestalteten Edo -Speicher. Es wurde durchgeführt, indem ein Adresszähler auf dem Chip hinzugefügt wurde, um die nächste Adresse im Auge zu behalten. Bedo fügte außerdem eine Pipeline-Stufe hinzu, in der der Zyklus des Seitenzugriffs in zwei Teile unterteilt werden kann. Während eines Speicherlesens zuging der erste Teil auf die Daten aus dem Speicherarray zur Ausgabestufe (zweiter Verriegelung). Der zweite Teil fuhr den Datenbus von diesem Riegel auf der entsprechenden Logikebene. Da sich die Daten bereits im Ausgangspuffer befinden, wird eine schnellere Zugriffszeit erreicht (bis zu 50% für große Datenblöcke) als bei herkömmlichem EDO.

Obwohl Bedo Dram eine zusätzliche Optimierung gegenüber Edo zeigte, hatte der Markt zum Zeitpunkt des verfügbaren Marktes eine erhebliche Investition in Richtung Synchron -DRAM oder SDRAM getätigt.^[59] Obwohl Bedo Ram Sdram in gewisser Weise überlegen war, verdrängte die letztere Technologie das Bedo schnell.

Synchroner dynamischer RAM

Synchronous Dynamic RAM (SDRAM) überarbeitet die asynchrone Speicherschnittstelle signifikant und addiert eine Uhr (und eine Uhr -Aktivität). Alle anderen Signale werden am steigenden Rand der Uhr empfangen.

Das Ras und CAS Inputs wirken nicht mehr als Strobes, sondern sind stattdessen zusammen mit WIR, Teil eines 3-Bit chip select oder CS:

SDRAM -Befehlszusammenfassung

CS	Ras	CAS	WIR	Adresse	Befehl
H	x	x	x	x	Befehlshemmung (keine Operation)
L	H	H	H	x	Keine Operation
L	H	H	L	x	Burst enden: Stoppen Sie einen Lesen oder Schreiben von Burst in Arbeit.
L	H	L	H	Spalte	Lesen Sie aus der aktuell aktiven Zeile.
L	H	L	L	Spalte	Schreiben Sie in die derzeit aktive Zeile.
L	L	H	H	Die Zeile	Aktivieren Sie eine Zeile zum Lesen und Schreiben.
L	L	H	L	x	PRECHARGE (deaktivieren) die aktuelle Zeile.
L	L	L	H	x	Automatische Aktualisierung: Aktualisieren Sie eine Reihe jeder Bank mit einem internen Zähler.
L	L	L	L	Modus	Lastmodusregister: Der Adressbus gibt den DRAM -Betriebsmodus an.

Das Oe Die Funktion der Zeile wird auf ein per Byte "DQM" -Signal erweitert, das die Dateneingabe (Schreibvorgänge) zusätzlich zur Datenausgabe (Lesevorgänge) steuert. Auf diese Weise können Dram-Chips breiter als 8 Bit sind und gleichzeitig die Byte-Greatity-Schreibvorgänge unterstützen.

Viele Timing -Parameter bleiben unter der Kontrolle des Dram -Controllers. Beispielsweise muss eine Mindestzeit zwischen einer Zeile und einem Befehl Lese- oder Schreibbefehl vergrößern. Ein wichtiger Parameter muss in den Sdram -Chip selbst programmiert werden, nämlich der CAS -Latenz. Dies ist die Anzahl der Taktzyklen, die für interne Operationen zwischen einem Readbefehl und dem ersten Datenwort im Datenbus zulässig sind. Der Befehl "Lastmodusregister" wird verwendet, um diesen Wert auf den SDRAM -Chip zu übertragen. Andere konfigurierbare Parameter umfassen die Länge des Lese- und Schreibens von Bursts, d. H. Die Anzahl der pro Lese- oder Schreibbefehl übertragenen Wörter.

Die bedeutendste Änderung und der Hauptgrund, warum SDRAM asynchronen RAM ersetzt hat, ist die Unterstützung für mehrere interne Banken im DRAM -Chip. Mit einigen "Bankadresse", die jeden Befehl begleiten, kann eine zweite Bank aktiviert werden und mit dem Lesen von Daten beginnen Während eine Lektüre aus der ersten Bank im Gange ist. Durch abwechselnde Banken kann ein SDRAM -Gerät den Datenbus kontinuierlich beschäftigen, wie es asynchrones DRAM nicht kann.

Einzeldatenrate -Synchrondram

Einzeldatenrate SDRAM (SDR SDRAM oder SDR) ist die ursprüngliche Erzeugung von SDRAM; Es führte eine einzige Datenübertragung pro Taktzyklus durch.

Doppeldatenrate Synchron -Dram

Die Doppeldatenrate -SDRAM (DDR SDRAM oder DDR) war eine spätere Entwicklung von SDRAM, die im PC -Speicher ab 2000 verwendet wurde. Nachfolgende Versionen werden nacheinander nummeriert (nacheinander nummeriert (DDR2, DDR3, etc.). DDR SDRAM führt intern die Doppelbreite zum Taktrate durch und verwendet a Doppelte Datenrate Schnittstelle, um eine Hälfte an jeder Taktkante zu übertragen. DDR2 und DDR3 erhöhten diesen Faktor auf 4 × bzw. 8 × und lieferten 4-Wörter- bzw. 8-Wörter-Bursts über 2 bzw. 4 Taktzyklen. Die interne Zugangsrate ist größtenteils unverändert (200 Millionen pro Sekunde für DDR-400, DDR2-800 und DDR3-1600-Speicher), aber jeder Zugriff überträgt mehr Daten.

Direkter Rambus Dram

Direkter Rambus Dram (Drdram) wurde von Rambus entwickelt. Zuerst unterstützt auf Motherboards 1999 sollte es ein Industriestandard werden, wurde aber von durchgesetzt von DDR SDRAMtechnisch veraltet bis 2003.

Reduzierte Latenzdram

Reduced Latency Dram (RLDRAM) ist ein Hochleistungs -Double Data Rate (DDR) SDRAM, der einen schnellen, zufälligen Zugriff mit hoher Bandbreite kombiniert, das hauptsächlich für Netzwerk- und Caching -Anwendungen bestimmt ist.

Grafik -RAM

Grafik-Rams sind asynchrone und synchrone DRAMS, die für grafische Aufgaben wie z. Texturgedächtnis und FrameBuffer, gefunden auf Grafikkarten.

Video Dram

Video Dram (VRAM) ist a Dual-portiert Variante von Dram, die einst häufig verwendet wurde, um den Frame-Puffer in einigen zu speichern Grafikadapter.

Fenster Dram

Fensterdram (WRAM) ist eine VRAM -Variante, die einst in Grafikadaptern wie dem verwendet wurde Matrox Jahrtausend und ATI 3D RAGE PRO. WRAM wurde entwickelt, um besser zu funktionieren und weniger als VRAM zu kosten. WRAM bot eine bis zu 25% größere Bandbreite als VRAM und beschleunigte häufig verwendete grafische Operationen wie Textzeichnung und Blockfüllungen.^[60]

Multibank Dram

Multibank -Dram (MDRAM) ist eine Art spezialisierter Dram, das von Mosys entwickelt wurde. Es ist aus klein gebaut Speicherbanken von 256 kb, die in einem betrieben werden verschachtelt Mode, die Bandbreiten zur Verfügung stellen, die für Grafikkarten geeignet sind, zu geringeren Kosten für Erinnerungen wie z. Sram. MDRAM ermöglicht auch den Betrieb von zwei Banken in einem einzigen Taktzyklus, was es zulässt, dass mehrere gleichzeitige Zugriffe auftreten, wenn die Zugriffe unabhängig waren. MDRAM wurde hauptsächlich in Grafikkarten verwendet, wie sie die zeigen Tseng Labs ET6X00 -Chipsätze. Auf diesem Chipsatz basierende Boards hatten oft die ungewöhnliche Kapazität von 2,25 MB Aufgrund der Fähigkeit von Mdram, mit solchen Kapazitäten leichter implementiert zu werden. Eine Grafikkarte mit 2,25 MB von Mdram hatte genügend Speicher, um eine 24-Bit-Farbe bei einer Auflösung von 1024 × 768 zu bieten-eine sehr beliebte Einstellung zu dieser Zeit.

Synchroner Grafik -RAM

Synchronous Graphics RAM (SGRAM) ist eine spezielle Form von SDRAM für Grafikadapter. Es fügt Funktionen wie hinzu, wie z. Bitmaskierung (Schreiben in eine bestimmte Bitebene, ohne die anderen zu beeinflussen) und blockieren Sie Schreiben (füllen Sie einen Speicherblock mit einer einzelnen Farbe). Im Gegensatz zu VRAM und WRAM ist SGRAM einportiert. Es kann jedoch zwei Speicherseiten gleichzeitig öffnen, was die doppelte Art anderer Video-RAM-Technologien simuliert.

Grafik Doppeldatenrate SDRAM

Grafik -Doppeldatenrate SDRAM ist eine Art von Spezialisation DDR Sdram Entwickelt, um als Hauptspeicher von verwendet zu werden Grafikverarbeitungseinheiten (GPUs). GDDR SDRAM unterscheidet sich von Warentypen von DDR -SDRAM wie DDR3, obwohl sie einige Kerntechnologien teilen. Ihre Hauptmerkmale sind höhere Taktfrequenzen sowohl für die Dram -Core- als auch für die E/A -Schnittstelle, die eine größere Speicherbandbreite für GPUs liefert. Ab 2020 gibt es sieben, aufeinanderfolgende Generationen von GDDR: GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6 und GDDR6X.

Pseudostatischer Ram

Pseudostatischer RAM (PSRAM oder PSDRAM) ist dynamischer RAM mit integrierter Aktualisierung und Adresskontrollschaltung, um ihn ähnlich wie statischer RAM (SRAM) zu verhalten. Es kombiniert die hohe Dram -Dichte mit der einfachen Verwendung von echtem SRAM. PSRAM wird im Apple iPhone und in anderen eingebetteten Systemen wie der Xflar -Plattform verwendet.^[61]

Einige DRAM-Komponenten verfügen über einen "Selbst-Refresh-Modus". Dies beinhaltet zwar viel der gleichen Logik, die für den pseudo-statischen Betrieb benötigt wird, aber dieser Modus entspricht häufig einem Standby-Modus. Es wird in erster Linie bereitgestellt, um ein System den Betrieb seines DRAM -Controllers auszusetzen, um Strom zu sparen, ohne Daten zu verlieren, die in DRAM gespeichert sind, anstatt den Betrieb ohne separate DRAM -Controller wie bei PSRAM der Fall zu ermöglichen.

Ein eingebettet Die Variante von PSRAM wurde von Mosys unter dem Namen verkauft 1T-sram. Es ist eine Reihe kleiner Dram -Banken mit einem SRAM -Cache vor dem Cache, um es SRAM ähnlich zu verhalten. Es wird in verwendet Nintendo Spielwürfel und Wii Videospielkonsolen.

Cypress SemiconductorHyperram^[62] ist eine Art von psram, die a unterstützt JEDEC-Compliant 8-Pin-Hyperbus^[63]oder Oktal XSPI -Schnittstelle.

Siehe auch

• DRAM PREISBEIBUNG
• Flash-Speicher
• Liste der Gerätebitraten
• Speicherbank
• Speichergeometrie

Verweise

Weitere Lektüre

• Keeth, Brent; Baker, R. Jacob; Johnson, Brian; Lin, Feng (2007). DRAM Circuit Design: Grundlegende und Hochgeschwindigkeitsthemen. Wiley. ISBN 978-0470184752.
• Jacob, Bruce; Wang, David; NG, Spencer (2010) [2008]. Speichersysteme: Cache, Dram, Festplatte. Morgan Kaufmann. ISBN 978-0-08-055384-9.

Externe Links

• Culler, David (2005). "Speicherkapazität (Einzelchip -Dram)". EECS 252 COMBOUSE -Computerarchitektur: Vortrag 1. Elektrotechnik und Computerwissenschaften, Universität von Kalifornien, Berkeley. p. fünfzehn. Logarithmischer Graph 1980–2003 mit Größe und Zykluszeit.
• Vorteile des Chipkill-Correct ECC für den Hauptspeicher des PC-Servers - Eine 1997er Diskussion über SDRAM -Zuverlässigkeit - Einige interessante Informationen zu "weichen Fehlern" von kosmische Strahlungbesonders in Bezug auf Fehlerkorrekturcode Pläne
• Tezzaron Semiconductor Weicher Fehler weiße Papier 1994 Literaturübersicht über Messungen der Speicherfehlerrate.
• Johnston, A. (Oktober 2000). "Skalierung und Technologieprobleme für Soft -Fehlerraten" (PDF). 4. jährliche Forschungskonferenz zur Zuverlässigkeit Stanford University. Archiviert von das Original (PDF) Am 2004-11-03.
• Mandelman, J. A.; Dennard, R. H.; Bronner, G. B.; Debrosse, J. K.; Divakaruni, R.; Li, Y.; Radens, C. J. (2002). "Herausforderungen und zukünftige Richtungen für die Skalierung des dynamischen Zufallszugriffsgedächtnisses (DRAM)". IBM Journal of Research and Development. 46 (2.3): 187–212. doi:10.1147/rd.462.0187. Archiviert von das Original am 2005-03-22.
• ARS Technica: RAM Guide
• Wang, David Tawei (2005). Moderne DRAM-Speichersysteme: Leistungsanalyse und eine hohe Leistung, mit Strom beschränkte DRAMSPeduling-Algorithmus (PDF) (PhD).Universität von Maryland, College Park. HDL:1903/2432. Abgerufen 2007-03-10. Eine detaillierte Beschreibung der aktuellen DRAM -Technologie.
• Multi-Port-Cache Dram- MP-RAM
• Drepper, Ulrich (2007). "Was jeder Programmierer über den Speicher wissen sollte".