Asynchroner Schaltung

Weitere Informationen finden Sie unter Asynchrones System.

Asynchroner Schaltung (COCKLESS oder selbstzeitiger Schaltkreis)[Anmerkung 1] ist ein sequentiell Digitale Logik Schaltkreis Das verwendet keine globale Taktkreis oder Signal Generator, um seine Komponenten zu synchronisieren.[1][3]: 3–5 Stattdessen werden die Komponenten von einem Handshaking -Schaltkreis angesteuert, der eine Fertigstellung einer Reihe von Anweisungen anzeigt. Handschütteln funktioniert durch einfache Datenübertragung Protokolle.[3]: 115 In den frühen 1950er Jahren wurden viele synchrone Schaltkreise im Rahmen von Bigger entwickelt Asynchrone Systeme (z.B. Ordvac). Asynchrone Schaltungen und Theorie umgeben sind ein Teil mehrerer Schritte in Integriertes Schaltungsdesignein Feld von Digitale Elektronik Ingenieurwesen.

Asynchrone Schaltungen stehen im Gegensatz zu mit Synchronschaltungen, in denen Änderungen der Signalwerte in der Schaltung durch wiederholte Impulse ausgelöst werden Taktsignal. Die meisten digitalen Geräte verwenden heute Synchronschaltungen. Asynchrone Schaltungen haben jedoch das Potenzial, viel schneller zu sein, einen geringeren Stromverbrauch, elektromagnetische Interferenz und eine bessere Modularität in großen Systemen zu haben. Asynchrone Schaltkreise sind ein aktives Forschungsbereich in Digitales Logikdesign.[4][5]

Erst in den neunziger Jahren wurde die Lebensfähigkeit der asynchronen Schaltungen durch echte kommerzielle Produkte gezeigt.[3]: 4

Überblick

Alle Digitale Logik Schaltungen können unterteilt werden in Kombinationslogik, in denen die Ausgangssignale nur von den aktuellen Eingangssignalen abhängen, und Sequentielle Logik, in dem der Ausgang sowohl vom aktuellen Eingang als auch von früheren Eingängen abhängt. Mit anderen Worten, sequentielle Logik ist eine Kombinationslogik mit Erinnerung. Praktisch alle praktischen digitalen Geräte erfordern eine sequentielle Logik. Die sequentielle Logik kann in zwei Typen unterteilt werden, synchrone Logik und asynchrone Logik.

Synchronschaltungen

Im Synchronen Logikschaltungen, ein elektronischer Oszillator erzeugt eine sich wiederholende Reihe von gleichermaßen beabstandeten Impulsen, die als die genannt werden Taktsignal. Das Taktsignal wird an alle Komponenten des IC geliefert. Z.B. Die Flip-Flops drehen nur, wenn sie von der ausgelöst werden Kante Der Taktimpuls beginnt wechselt die Logiksignale im gesamten Stromkreis gleichzeitig und in regelmäßigen Abständen. Die Ausgabe aller Speicherelemente in einer Schaltung wird als die genannt Zustand der Schaltung. Der Zustand einer Synchronschaltung ändert sich nur am Taktpuls. Die Änderungen des Signals erfordern eine gewisse Zeit, um sich durch die Kombinationslogik -Tore der Schaltung zu verbreiten. Diese Zeit wird a genannt Ausbreitungsverzögerung.

Ab 2021 unternimmt das Timing moderner synchroner ICs bedeutende technische Anstrengungen und raffinierte Anstrengungen Design -Automatisierungswerkzeuge.[6] Designer müssen sicherstellen, dass die Ankunft der Uhr nicht fehlerhaft ist. Mit der ständig wachsenden Größe und Komplexität von ICs (z. Asics) Es ist eine herausfordernde Aufgabe.[6] In riesigen Schaltungen landen Signale, die über das Taktverteilungsnetzwerk gesendet wurden, häufig zu unterschiedlichen Zeiten in verschiedenen Teilen.[6] Dieses Problem ist allgemein als "bekannt"Uhr verzerrt".[6][7]: Xiv

Die maximal mögliche Taktrate wird durch den logischen Pfad mit der längsten Ausbreitungsverzögerung, die als kritischer Pfad bezeichnet wird, begrenzt. Aus diesem Grund sind die Wege, die möglicherweise schnell funktionieren, die meiste Zeit untätig. Das weit verbreitete Taktnetzwerk löst eine Menge nützlicher Leistung auf und muss ausgeführt werden, ob die Schaltung Eingänge empfängt oder nicht.[6] Aufgrund dieser Komplexitätsniveau in allen Dimensionen dauert die Tests und Debuggen für synchrone Schaltungen über die Hälfte seiner Entwicklungszeit.[6]

Asynchrone Schaltungen

Die asynchronen Schaltkreise benötigen keine globale Uhr, und der Zustand der Schaltung ändert sich, sobald sich die Eingänge ändern. Die lokalen Funktionsblöcke können noch verwendet werden, aber die Uhr verzerrt Das Problem kann noch toleriert werden.[7]: Xiv[3]: 4

Da asynchrone Schaltkreise nicht auf einen Taktpuls warten müssen, um Eingaben zu verarbeiten, können sie schneller funktionieren. Ihre Geschwindigkeit wird theoretisch nur durch die eingeschränkt Ausbreitungsverzögerungen der logischen Tore und anderer Elemente.[7]: Xiv

Asynchrone Schaltkreise sind jedoch schwieriger zu entwerfen und unterliegen Problemen, die nicht in synchronen Schaltungen zu finden sind. Dies liegt daran, dass der resultierende Zustand einer asynchronen Schaltung gegenüber den relativen Ankunftszeiten von Eingängen an Toren empfindlich sein kann. Wenn Übergänge zu zwei Eingängen fast zur gleichen Zeit eintreffen, kann die Schaltung in den falschen Zustand in die geringfügigen Unterschiede in den Ausbreitungsverzögerungen der Tore eingehen.

Dies wird a genannt Rassenbedingung. In synchronen Schaltkreisen ist dieses Problem weniger schwerwiegend, da Rennbedingungen nur aufgrund von Eingaben von außerhalb des synchronen Systems auftreten können, das genannt wird Asynchrone Eingänge.

Obwohl einige vollständig asynchrone digitale Systeme erstellt wurden (siehe unten), werden heute asynchrone Schaltkreise in einigen kritischen Teilen ansonsten synchroner Systeme verwendet, bei denen die Geschwindigkeit eine Prämie ist, z. B. Signalverarbeitungsschaltungen.

Theoretische Grundlage

Die ursprüngliche Theorie der asynchronen Schaltungen wurde von erstellt von David E. Müller Mitte der 1950er Jahre.[8] Diese Theorie wurde später in dem bekannten Buch "Switching Theory" von Raymond Miller vorgestellt.[9]

Der Begriff "asynchrone Logik" wird verwendet, um eine Vielzahl von Designstilen zu beschreiben, die unterschiedliche Annahmen über Schaltungseigenschaften verwenden.[10] Diese variieren vom gebündelten Verzögerungsmodell - das "konventionelle" Datenverarbeitungselemente mit Abschluss verwendet, die durch ein lokal generiertes Verzögerungsmodell angezeigt werden - bis zu Verzögerungsunempfindlich Design - wo willkürliche Verzögerungen durch Schaltungselemente berücksichtigt werden können. Der letztere Stil neigt dazu, Schaltungen zu ergeben, die größer sind als gebündelte Datenimplementierungen, aber unempfindlich gegenüber Layout- und parametrischen Variationen und daher "korrekt durch Design" sind.

Asynchrone Logik

Asynchrone Logik ist die Logik Erforderlich für das Design asynchroner digitaler Systeme. Diese Funktion ohne a Taktsignal und so kann nicht auf individuelle Logikelemente zu einem bestimmten Zeitpunkt einen diskreten wahren/falschen Zustand angewiesen werden. Boolesche (zwei geschätzte) Logik ist dafür unzureichend und daher sind Erweiterungen erforderlich. Karl Fant entwickelte eine theoretische Behandlung davon in seiner Arbeit Logisch bestimmtes Design im Jahr 2005, der verwendet wurde vierwertige Logik mit Null und dazwischenliegend die zusätzlichen Werte sein. Diese Architektur ist wichtig, weil sie ist Quasi-Delay-unempfindlich.[11] Scott Smith und Jia DI entwickelten eine ultra-niedrige Kraftvariation der Null-Konventionslogik von Fant, die beinhaltet Multi-Schwellenwert-CMOs.[12] Diese Variation wird als Multi-Schwelle-Null-Konventionslogik (MTNCL) oder alternativ Schlafkonventionslogik (SCL) bezeichnet.[13] Vadim Vasyukevich entwickelte einen anderen Ansatz, der auf einer neuen logischen Operation basierte, die er nannte Venejunktion. Dies berücksichtigt nicht nur den aktuellen Wert eines Elements, aber auch seine Geschichte.[14]

Petri Nets

Petri Nets sind ein attraktives und leistungsfähiges Modell, um über asynchrone Schaltungen zu argumentieren (siehe Nachfolgende Modelle der Parallelität). Eine besonders nützliche Art von interpretierten Petrri Nets, genannt Signalübergangsgraphen (STGS) wurde 1985 von Leonid Rosenblum und Alex Yakovlev unabhängig vorgeschlagen[15] und Tam-anh Chu.[16] Seitdem wurden STGs in Theorie und Praxis ausführlich untersucht,[17][18] Dies hat zur Entwicklung beliebter Softwaretools zur Analyse und Synthese asynchroner Kontrollkreise wie Petrify geführt[19] und Workcraft.[20]

Nach Petri -NETs wurden andere Modelle der Parallelität entwickelt, die asynchrone Schaltungen einschließlich der modellieren können Schauspielermodell und Prozesskalkül.

Vorteile

Eine Vielzahl von Vorteilen wurde durch asynchrone Schaltungen demonstriert. Beide Quasi-Delay-unempfindlich (QDI) Schaltungen (allgemein zugestimmt, die "reine" Form der asynchronsten Logik zu sein, die rechnerische Universalität behält) und weniger reine Formen asynchroner Schaltkreise, die Zeiteinschränkungen für höhere Leistung und niedrigere Fläche und Stromversorgung verwenden, bieten mehrere Vorteile.

  • Robustes und billiges Handling von Metastabilität von Schiedsrichter.
  • Durchschnittsfallleistung: Eine Durchschnittsfallzeit (Zeitverzögerung) des Betriebs ist nicht auf die schlimmste Case-Abschlusszeit der Komponente (Gate, Kabel, Block usw.) beschränkt, da sie in synchronen Schaltungen vorliegt.[7]: Xiv[3]: 3 Dies führt zu einer besseren Latenz- und Durchsatzleistung.[21]: 9[3]: 3 Beispiele beinhalten Spekulative Fertigstellung[22][23] Dies wurde für das Design paralleler Präfix-Addierer schneller als synchrone und einen Hochleistungs-Doppelprezisions-Schwimmpunkt Addierer angewendet[24] Das übertrifft führende synchrone Designs.
    • Frühe Fertigstellung: Die Ausgabe kann im Voraus generiert werden, wenn das Ergebnis der Eingabeverarbeitung vorhersehbar oder irrelevant ist.
    • Inhärente Elastizität: Die variable Anzahl von Datenelementen kann jederzeit in Pipeline -Eingaben angezeigt werden (Pipeline bedeutet eine Kaskade verknüpfter Funktionsblöcke). Dies trägt zu einer hohen Leistung bei und trägt aufgrund von ungeregelten Pipeline-Stufen (Funktionsblöcken) Verzögerungen auf die variable Eingabe- und Ausgangsraten (Staus können möglicherweise weiter[25]: 194).[21]
    • Es ist auch keine Zeitabrechnung zwischen Funktionsblöcken erforderlich. Obwohl unterschiedliche Verzögerungsmodelle (Vorhersagen der Gate/Draht -Verzögerungszeiten) angegeben, hängt dies vom tatsächlichen Ansatz der Implementierung der asynchronen Schaltung ab.[25]: 194
    • Freiheit von den immer wieder ansässigen Schwierigkeiten bei der Verteilung eines Hoch-ausschwärmen, Timing-sensitives Taktsignal.
    • Die Schaltungsgeschwindigkeit passt sich an die Änderung der Temperatur- und Spannungsbedingungen an, anstatt mit der Geschwindigkeit gesperrt zu werden, die durch die schlimmsten Annahmen vorgeschrieben ist.[vage][3]: 3
  • Niedrigere, auf Nachfrage Stromverbrauch;[7]: Xiv[21]: 9[3]: 3 Null Standby -Stromverbrauch.[3]: 3 Im Jahr 2005 Epson hat im Vergleich zu synchronem Design einen niedrigeren Stromverbrauch von 70% gemeldet.[26] Außerdem können Taktentreiber entfernt werden, was den Stromverbrauch erheblich verringern kann. Bei Verwendung bestimmter Codierungen benötigen asynchrone Schaltkreise jedoch möglicherweise mehr Flächen. Wenn der zugrunde liegende Prozess schlechte Leckageeigenschaften aufweist (z. Hoch-κ-Dielektrika).
    • Es ist nicht erforderlich, zwischen den lokalen asynchronen funktionellen Domänen der Schaltkreise zu versehen. Synchronen Schaltungen neigen dazu, eine große Menge Strom direkt am Taktrand und kurz danach zu zeichnen. Die Anzahl der Knotenschaltungen (und damit die Menge an gezogenem Strom) fällt nach der Taktkante schnell ab und erreicht kurz vor der nächsten Taktkante Null. In einer asynchronen Schaltung korreliert die Schaltzeiten der Knoten nicht auf diese Weise, sodass die Stromauslosung eher gleichmäßiger und weniger bürgerlich ist.
  • Robustheit gegenüber Transistor-zu-Transistor-Variabilität im Herstellungstransferprozess (eines der schwerwiegendsten Probleme mit der Halbleiterindustrie, wenn der Sterben schrumpft), Variationen der Spannungsversorgung, Temperatur und Herstellungsprozessparameter.[3]: 3
  • Nicht so heftig Elektromagnetische Interferenz (EMI).[3]: 3 Synchronen Schaltkreise erzeugen im Frequenzband viel EMI bei (oder sehr nahe) ihrer Taktfrequenz und seiner Harmonischen. Asynchrone Schaltungen erzeugen EMI -Muster, die viel gleichmäßiger über das Spektrum verteilt sind.[3]: 3
  • Entwurfsmodularität (Wiederverwendung), verbesserte Geräuschimmunität und elektromagnetische Kompatibilität. Asynchrone Schaltkreise sind toleranter gegenüber Prozessvariationen und externen Spannungsschwankungen.[3]: 4

Nachteile

  • Bereich, der durch zusätzliche Logik verursacht wird, die Handschütteln implementiert.[3]: 4 In einigen Fällen kann ein asynchrones Design bis zu verdoppelt die Ressourcen (Bereich, Schaltungsgeschwindigkeit, Stromverbrauch) eines synchronen Designs erfordern, da die Erkennung und den Entwurf der Testkreise hinzugefügt werden.[27][3]: 4
  • Im Vergleich zu einem synchronen Design werden ab den 1990er und frühen 2000er Jahren nicht viele Menschen in der Gestaltung asynchroner Schaltungen ausgebildet oder erlebt.[27]
  • Synchrone Designs sind von Natur aus einfacher zu testen und zu debuggen als asynchrone Designs.[28] Diese Position wird jedoch von Fant bestritten, der behauptet, dass die offensichtliche Einfachheit der synchronen Logik ein Artefakt der mathematischen Modelle ist, die von den gemeinsamen Designansätzen verwendet werden.[29]
  • Uhr Gating In herkömmlichen synchronen Designs ist eine Annäherung an das asynchrone Ideal, und in einigen Fällen kann seine Einfachheit die Vorteile eines vollständig asynchronen Designs überwiegen.
  • Leistung (Geschwindigkeit) von asynchronen Schaltkreisen kann in Architekturen reduziert werden, die die Eingabeverbreitung (komplexerer Datenpfad) erfordern.[30]
  • Mangel an engagierter, asynchroner Design-Fokussierungswerbung Eda Werkzeug.[30] Ab 2006 verbesserte sich die Situation jedoch langsam.[3]: x

Kommunikation

Es gibt verschiedene Möglichkeiten, asynchrone Kommunikationskanäle zu erstellen, die durch ihr Protokoll und Datencodierung klassifiziert werden können.

Protokolle

Es gibt zwei weit verbreitete Protokollfamilien, die sich in der Art und Weise unterscheiden, wie die Kommunikation codiert wird:

  • Zwei-Phasen-Handschlag (a.k.a. Zwei-Phasen-Protokoll, Codierung ohne Return-zu-Null (NRZ) oder Übergangssignalisierung): Die Kommunikation wird durch jeden Drahtübergang dargestellt; Übergänge von 0 auf 1 und von 1 bis 0 beide als Kommunikation.
  • Vier-Phasen-Handschlag (A.K.A. Vier-Phasen-Protokoll oder Codierung der Rückkehr zu Null (RZ)): Die Kommunikation wird durch einen Drahtübergang dargestellt, gefolgt von einem Reset; Eine Übergangssequenz von 0 bis 1 und zurück zu 0 zählt als einzelne Kommunikation.
Illustration von zwei und vierphasigen Handshakes. TOP: Ein Absender und ein Empfänger kommunizieren mit einfacher Anfrage und bestätigen Signale. Der Absender fährt die Anforderungslinie und der Empfänger steigt die Bestätigungslinie an. Mitte: Timing-Diagramm von zwei zweiphasigen Kommunikation. Unten: Timing-Diagramm einer vierphasigen Kommunikation.

Obwohl mehr Übergänge pro Kommunikation einbezogen werden, sind Schaltkreise, die vierphasige Protokolle implementieren, normalerweise schneller und einfacher als zweiphasige Protokolle, da die Signallinien bis zum Ende jeder Kommunikation in ihren ursprünglichen Zustand zurückkehren. In zweiphasigen Protokollen müssten die Schaltkreisimplementierungen den Zustand der Signallinie intern speichern.

Beachten Sie, dass diese grundlegenden Unterschiede nicht die Vielzahl von Protokollen berücksichtigen. Diese Protokolle dürfen nur Anforderungen und Bestätigungen kodieren oder auch die Daten codieren, was zu der beliebten Multi-Wire-Datencodierung führt. Es wurden viele andere, weniger häufige Protokolle vorgeschlagen, einschließlich der Verwendung eines einzelnen Kabels zur Anforderung und Bestätigung, unter Verwendung mehrerer signifikanter Spannungen, nur Hülsenfrüchte oder Ausgleichszeiten, um die Riegel zu entfernen.

Datencodierung

Es gibt zwei weit verbreitete Datencodierungen in asynchronen Schaltungen: gebündelte Datencodierung und Multi-Rail-Codierung

Eine weitere häufige Möglichkeit, die Daten zu codieren, besteht darin, mehrere Drähte zu verwenden, um eine einzelne Ziffer zu codieren: Der Wert wird durch das Kabel bestimmt, auf dem das Ereignis auftritt. Dies vermeidet einige der Verzögerungsannahmen, die bei der Bündelungsdaten-Codierung erforderlich sind, da die Anforderung und die Daten nicht mehr getrennt sind.

Bündeldaten-Codierung

Bündelte Daten-Codierung verwendet einen Kabel pro Bit Daten mit einer Anforderung und einem Bestätigungssignal. Dies ist die gleiche Codierung, die in synchronen Schaltungen verwendet wird, ohne die Einschränkung, dass Übergänge an einer Taktkante auftreten. Die Anfrage und die Bestätigung werden mit einem der oben genannten Protokolle auf getrennte Kabel gesendet. Diese Schaltungen nehmen normalerweise ein begrenztes Verzögerungsmodell mit den Abschlusssignalen an, die lange genug verzögert sind, damit die Berechnungen stattfinden.

In Betrieb signalisiert der Absender die Verfügbarkeit und Gültigkeit von Daten mit einer Anfrage. Der Empfänger gibt dann die Fertigstellung mit einer Bestätigung an, um neue Anforderungen zu bearbeiten. Das heißt, die Anfrage wird mit den Daten gebündelt, daher der Name "gebündeltes Daten".

Bündelte Datenschaltungen werden häufig als Mikropipelines bezeichnet, unabhängig davon, ob sie ein Zweiphasen- oder Vierphasenprotokoll verwenden, auch wenn der Begriff ursprünglich für zweiphasige gebündelte Daten eingeführt wurde.

Eine 4-Phasen-Kommunikation mit gebündelter Daten. Oben: Ein Absender und ein Empfänger sind mit Datenzeilen, einer Anforderungszeile und einer Bestätigungszeile verbunden. Unten: Timing -Diagramm einer gebündelten Datenkommunikation. Wenn die Anforderungszeile niedrig ist, sind die Daten jederzeit für ungültig und zu ändern.

Multi-Rail-Codierung

Die Multi-Rail-Codierung verwendet mehrere Drähte ohne eins-zu-Eins-Verhältnis zwischen Bits und Drähten und einem separaten Anerkennungsignal. Die Datenverfügbarkeit wird durch die Übergänge selbst auf einem oder mehreren Datendrähten (abhängig von der Art der Multi-Rail-Codierung) anstatt mit einem Anforderungssignal wie in der Bündeldaten-Codierung angezeigt. Dies bietet den Vorteil, dass die Datenkommunikation verzögert-unempfindlich ist. Zwei gemeinsame Multi-Rail-Kodierungen sind One-HOT- und Dual Rail. Die One-HOT (a.k.a. 1-of-n) -Codierung stellt eine Zahl in der Basis n mit einer Kommunikation über einen der N-Drähte dar. Die Dual-Rail-Kodierung verwendet Kabelpaare, um jedes Bit der Daten darzustellen, daher der Name "Dual-Rail". Ein Draht im Paar repräsentiert den Bitwert von 0 und der andere den Bitwert von 1 darstellt. Zum Beispiel wird eine zwei Bitnummer codierte Dual-Rail-Codierung mit zwei Drähtenpaaren für insgesamt vier Drähte dargestellt. Während einer Datenkommunikation treten Kommunikation auf einem von jedem Drähtepaar auf, um die Daten der Daten anzuzeigen. Im allgemeinen Fall ein m n codieren repräsentiert Daten als M -Wörter der Basis n.

Diagramm der Dual Rail und 1-of-4-Kommunikation. Oben: Ein Absender und ein Empfänger sind mit Datenlinien und einer Bestätigungszeile verbunden. Mitte: Timing-Diagramm des Absenders, der die Werte 0, 1, 2 und dann 3 mit der 1-von-4-Kodierung an den Empfänger kommuniziert. Unten: Timing-Diagramm des Absenders, der dem Empfänger die gleichen Werte mit der Dual-Rail-Codierung mitteilt. Für diese bestimmte Datengröße ist die Dual Rail-Codierung mit einer 2x1-von-2-Codierung dieselbe.

Dual-Rail-Codierung

Die Dual-Rail-Codierung mit einem vierphasigen Protokoll ist am häufigsten und wird auch genannt Drei-Staaten-Kodierungda es zwei gültige Zustände (10 und 01 nach einem Übergang) und einen Reset -Status (00) hat. Eine weitere gemeinsame Codierung, die zu einer einfacheren Implementierung führt Vierstaatliche Kodierung, oder mit Level kodierter Dual-Rail und verwendet ein Datenbit und ein Paritätsbit, um ein Zweiphasenprotokoll zu erreichen.

Asynchrone CPU

Asynchrone CPUs sind einer von Mehrere Ideen zum radikal verändernden CPU -Design.

Im Gegensatz zu einem herkömmlichen Prozessor verfügt ein passloser Prozessor (asynchrones CPU) nicht um den Fortschritt der Daten über die Pipeline. Stattdessen werden Stadien der CPU unter Verwendung von Logikgeräten als "Pipeline -Steuerelemente" oder "FIFO -Sequenzer" koordiniert. Grundsätzlich taktet der Pipeline -Controller die nächste Logikstufe auf, wenn die vorhandene Stufe abgeschlossen ist. Auf diese Weise ist eine zentrale Uhr unnötig. Es kann tatsächlich noch einfacher sein, Hochleistungsgeräte in asynchronem, im Gegensatz zu takteter Logik zu implementieren:

  • Komponenten können mit unterschiedlichen Geschwindigkeiten auf einer asynchronen CPU ausgeführt werden. Alle Hauptkomponenten einer Takt -CPU müssen mit der zentralen Uhr synchronisiert bleiben.
  • Eine herkömmliche CPU kann nicht "schneller werden" als die erwartete Leistung der schlechtesten Stufe der langsamsten Stufe/Anweisung/Komponente. Wenn eine asynchrone CPU einen Operation schneller als erwartet abschließt, kann die nächste Stufe sofort mit der Verarbeitung der Ergebnisse beginnen, anstatt auf die Synchronisation mit einer zentralen Uhr zu warten. Eine Operation kann aufgrund von Attributen der verarbeiteten Daten schneller als normal abgeschlossen werden (z. B. kann die Multiplikation bei Multiplizieren mit 0 oder 1 sehr schnell sein oder Busdrehzahleinstellung oder eine niedrigere Umgebungstemperatur als "normal" oder erwartet.

Asynchrone logische Befürworter glauben, dass diese Fähigkeiten diese Vorteile haben würden:

  • Verschwendung von niedrigerer Leistung für ein bestimmtes Leistungsniveau und
  • höchstmögliche Ausführungsgeschwindigkeiten.

Der größte Nachteil der caktenlosen CPU ist das am meisten CPU -Design Werkzeuge nehmen eine taktierte CPU an (d. H. A. Synchronschaltung). Viele Tools "synchrone Designpraktiken erzwingen".[31] Durch die Erstellung einer caktenlosen CPU (Entwerfen einer asynchronen Schaltung) wird das Ändern der Entwurfstools für die keinerlose Logik und zusätzliche Tests geändert, um sicherzustellen, dass das Design vermeidet wird metastabil Probleme. Die Gruppe, die die entworfen hat AMULETTentwickelte zum Beispiel ein Tool namens Lard[32] mit dem komplexen Design von Amulet3 zu bewältigen.

Beispiele

Trotz aller Schwierigkeiten wurden zahlreiche asynchrone CPUs gebaut.

Das Ordvac von 1951 war ein Nachfolger der Eniac und der erste asynchrone Computer, der jemals gebaut wurde.[33][34]

Das ILLIAC II war das erste völlig asynchrone, geschwindigkeitsunabhängige Prozessordesign, das jemals gebaut wurde; Es war damals der leistungsstärkste Computer.[33]

Dez PDP-16 Die Registerübertragungsmodule (ca. 1973) ermöglichten es dem Experimentator, asynchrone 16-Bit-Verarbeitungselemente zu konstruieren. Verzögerungen für jedes Modul wurden festgelegt und basierend auf dem schlimmsten Timing des Moduls.

Caltech

Seit Mitte der 1980er Jahre, Caltech hat vier nichtkommerzielle CPUs entwickelt, um die Leistung und Energieeffizienz der asynchronen Schaltungen zu bewerten.[35][36]

Caltech Asynchronous Mikroprozessor (CAM)

1988 war der Caltech Asynchronous Mikroprozessor (CAM) der erste Asynchron, Quasi-Verzögerungsunempfindlichkeit (QDI) Mikroprozessor von Caltech.[35][37] Der Prozessor hatte 16-Bit breit RISC Isa und separate Anweisungs- und Datenerinnerungen.[35] Es wurde von hergestellt von Mosis und finanziert von DARPA. Das Projekt wurde von der überwacht Büro für Marineforschung, das Armeeforschungsbüro, und die Air Force Office of Scientific Research.[35]: 12

Während der Demonstrationen luden die Forscher ein einfaches Programm, das in einer engen Schleife lief und nach jedem Befehl eine der Ausgangsleitungen pulsierte. Diese Ausgangsleitung wurde mit einem Oszilloskop angeschlossen. Wenn eine Tasse heißer Kaffee auf den Chip platziert wurde, verlangsamte sich die Pulsfrequenz (die effektive "Taktrate") auf natürliche Weise, um sich an die verschlechterende Leistung der beheizten Transistoren anzupassen. Wann Flüssigstickstoff Wurde auf den Chip gegossen, schoss die Anweisungsrate ohne zusätzliche Intervention auf. Bei niedrigeren Temperaturen könnte die am Chip gelieferte Spannung sicher erhöht werden, was auch die Anweisungsrate - wiederum ohne zusätzliche Konfiguration verbesserte.

Bei der Implementierung in Galliumarsenid (Hgaas
3) Es wurde behauptet, 100 MIPS zu erreichen.[35]: 5 Insgesamt interpretierte das Forschungspapier die daraus resultierende Leistung von CAM als überlegen im Vergleich zu kommerziellen Alternativen.[35]: 5

Minimiert

1998 The Minimips, ein experimentelles, asynchrones, Mips i-basierter Mikrocontroller wurde hergestellt. Obwohl es ist WÜRZEN-Die anerkannte Leistung betrug bei 3,3 V rund 280 MIPs. Die Implementierung litt unter mehreren Fehlern im Layout (menschlicher Fehler) und die Ergebnisse stellten sich um etwa 40% niedriger (siehe Tabelle).[35]: 5

Das Lutonium 8051

Im Jahr 2003 war es ein Quasi-Verzögerungsunempfindlichkeit Asynchroner Mikrocontroller für Energieeffizienz.[36][35]: 9 Die Implementierung des Mikrocontrollers folgte Harvard Architektur.[36]

Leistungsvergleich des Caltech -CPUs (in MIPS).[Anmerkung 2]
Name Jahr Wortgröße (Bits) Transistoren (Tausende) Größe (mm) Knotengröße (µm) 1,5 V 2V 3.3V 5v 10V
NOCKEN SCMOs 1988 16 20 N / A 1.6 N / A 5 N / A 18 26
Minimiert CMOs 1998 32 2000 8 × 14 0,6 60 100 180 N / A N / A
Lutonium 8051 CMOs 2003 8 N / A N / A 0,18 200 N / A N / A N / A 4

Epson

Im Jahr 2004 stellte Epson den weltweit ersten biegbaren Mikroprozessor namens Act11 her, einen 8-Bit-Asynchron-Chip.[38][39][40][41][42] Synchrone flexible Prozessoren sind langsamer, da das Biegen des Materials, auf dem ein Chip hergestellt wird, wilde und unvorhersehbare Variationen in den Verzögerungen verschiedener Transistoren verursacht, für die die Worst-Case-Szenarien überall angenommen werden müssen und alles bei schlimmster Fall gedreht werden muss. Der Prozessor ist für den Einsatz in bestimmt Smartcards, deren Chips derzeit begrenzt sind auf diejenigen, die so klein sind, dass sie perfekt starr bleiben können.

IBM

Im Jahr 2014 kündigte IBM a an Synapse-De entwickelte Chip, der asynchron ist, mit einem der höchsten Transistor zählt von jedem Chip, der jemals produziert wurde. Der IBM -Chip verbraucht Größenordnungen weniger Leistung als herkömmliche Computersysteme für Mustererkennungsbenchmarks.[43]

Zeitleiste

  • das Ordvac und das (identische) Illiac i (1951).[33][34]
  • Der Johnniac (1953)[44]
  • das Weizac (1955)
  • The Kiew (1958). Eine sowjetische Maschine, die die Programmiersprache mit Zeigern viel früher als in die PL/1 -Sprache kamen.[45]
  • das ILLIAC II (1962)[33]
  • Das Victoria University of Manchester gebaut Atlas (1964)
  • Die Mainframe -Computer der ICL 1906a und 1906, Teil der Serie 1900, und von 1964 über ein Jahrzehnt von 1964 verkauft ICL[46]
  • Polnische Computer KAR-65 und K-202 (1965 bzw. 1970)
  • Das Honeywell CPUS 6180 (1972)[47] und Serie 60 Level 68 (1981)[48][49] worauf Mehrheit rannte asynchron
  • Sowjetische Bit-Slice-Mikroprozessormodule (Ende der 1970er Jahre)[50][51] produziert als к587,[52] К588[53] und к1883 (U83X in Ostdeutschland)[54]
  • Der asynchrone Caltech-Mikroprozessor, der weltweit erste asynchrone Mikroprozessor (1988);[35][37]
  • das ARM-implementieren AMULETT (1993 und 2000);
  • die asynchrone Umsetzung von MIPS R3000, genannt Minimiert (1998);
  • mehrere Versionen der XAP -Prozessor experimentiert mit verschiedenen asynchronen Designstilen: einem gebündelten Daten XAP, einem 1-von-4-XAP und einem 1-von-2-Xap (Dual-Rail) XAP (2003?);[55]
  • Ein von Z. C. Yu entworfener Armkompatible-Prozessor (2003?) S. B. Furberund L. A. Plana; "speziell entwickelt, um die Vorteile des asynchronen Designs für Sicherheitssensitive Anwendungen zu untersuchen";[55]
  • Der "netzwerkbasierte asynchrone Architektur" -Prozessor (2005), der eine Teilmenge des MIPS -Architektur Befehlssatz;[55]
  • Der ARM996HS -Prozessor (2006) von Handshake -Lösungen
  • Der HT80C51 -Prozessor (2007?) Von Handshake -Lösungen.[56]
  • der Vortex, a Superscalar Allgemeine CPU mit einer Architektur laden/store von Intel (2007);[57] Es wurde als Fulcrum -Mikrosystem -Test -Chip 2 entwickelt und wurde nicht kommerzialisiert, mit Ausnahme einiger seiner Komponenten. der Chip enthalten DDR SDRAM und eine 10-GB-Ethernet-Schnittstelle, die über das NEXUS-System-on-Chip-Netz an die CPU verknüpft ist.[57][58]
  • Der Seaforth Multi-Core Prozessor (2008) von Charles H. Moore.[59]
  • der GA144[60] Multi-Core Prozessor (2010) von Charles H. Moore.
  • TAM16: 16-Bit Asynchronous Microcontroller IP Core (Tiempo)[61]
  • Die Aspida asyncronous DLX Ader[62] Der asynchrone Open-Source-DLX-Prozessor (ASPIDA) wurde sowohl in ASIC- als auch in FPGA-Versionen erfolgreich implementiert.[63]

Siehe auch

Anmerkungen

  1. ^ Es bedeutet nur, dass asynchronen Schaltungen mangeln Globale Uhr Synchronisation.[1]: Vortrag 12 Global asynchrone lokal synchron Schaltkreise sind durchaus möglich.[2]: 157–186
  2. ^ Dhrystone wurde auch verwendet.[35]: 4,8

Verweise

  1. ^ a b Horowitz, Mark (2007). "Advanced VLSI Circuit Design Lecture". Stanford University, Computer Systems Laboratory. Archiviert Aus dem Original am 21. April 2016.
  2. ^ Staunstrup, Jørgen (1994). Ein formeller Ansatz für das Hardwaredesign. Boston, MA: Springer uns. ISBN 978-1-4615-2764-0. OCLC 852790160.
  3. ^ a b c d e f g h i j k l m n o p Sparsø, Jens (April 2006). "Asynchroner Schaltungsdesign Ein Tutorial" (PDF). Technische Universität Dänemark.
  4. ^ Nowick, S. M.; Singh, M. (Mai - Juni 2015). "Asynchrones Design - Teil 1: Übersicht und aktuelle Fortschritte" (PDF). IEEE -Design und Test. 32 (3): 5–18. doi:10.1109/mdat.2015.2413759. S2CID 14644656. Archiviert von das Original (PDF) am 21. Dezember 2018. Abgerufen 27. August, 2019.
  5. ^ Nowick, S. M.; Singh, M. (Mai - Juni 2015). "Asynchrones Design - Teil 2: Systeme und Methoden" (PDF). IEEE -Design und Test. 32 (3): 19–28. doi:10.1109/mdat.2015.2413757. S2CID 16732793. Archiviert von das Original (PDF) am 21. Dezember 2018. Abgerufen 27. August, 2019.
  6. ^ a b c d e f "Warum asynchrones Design?". Galois, Inc. 15. Juli 2021. Abgerufen 4. Dezember, 2021.
  7. ^ a b c d e Myers, Chris J. (2001). Asynchrone Schaltungsdesign. New York: J. Wiley & Sons. ISBN 0-471-46412-0. OCLC 53227301.
  8. ^ Müller, D.E. (1955). Theorie der asynchronen Schaltungen, Bericht Nr. 66. Digital Computer Laboratory, Universität von Illinois in Urbana-Champaign.
  9. ^ Miller, Raymond E. (1965). Schalttheorie, Vol. II. Wiley.
  10. ^ Van Berkel, C. H. und M. B. Josephs und S. M. Nowick (Februar 1999), "Anwendungen asynchroner Schaltungen" (PDF), Proceedings of the IEEE, 87 (2): 234–242, doi:10.1109/5.740016, archiviert von das Original (PDF) am 3. April 2018, abgerufen 27. August, 2019
  11. ^ Karl M. Fant (2005), Logisch bestimmtes Design: COCKLESS -Systemdesign mit Null -Konventionslogik (NCL), John Wiley und Söhne, ISBN 978-0-471-68478-7
  12. ^ Smith, Scott und Di, Jia (2009). Entwerfen von asynchronen Schaltungen mit Null -konventioneller Logik (NCL). Morgan & Claypool Publishers. ISBN 978-1-59829-981-6.
  13. ^ Scott, Smith und Di, Jia. "US 7.977.972 Ultra-Low-Leistungs-Multi-Schwellenwert-Asymonous Circuit Design". Abgerufen 12. Dezember, 2011.
  14. ^ Vasyukevich, V. O. (April 2007), "dekodieren asynchrone Sequenzen", Automatische Steuerung und Computerwissenschaften, Allerton Press, 41 (2): 93–99, doi:10.3103/s0146411607020058, ISSN 1558-108x, S2CID 21204394
  15. ^ Rosenblum, L. Ya. und Yakovlev, A. V. (1985). "Signalgraphen: Von der Selbstzweifung bis zu zeitgesteuerten. Proceedings of International Workshop zu zeitgesteuerten Petri Nets, Torino, Italien, Juli 1985, IEEE CS Press, S. 199-207" (PDF). Archiviert (PDF) Aus dem Original am 23. Oktober 2003.{{}}: Cs1 montiert: Mehrfachnamen: Autorenliste (Link)
  16. ^ Chu, T.-A. (1. Juni 1986). "Auf den Modellen zum Entwerfen von VLSI -asynchronen digitalen Systemen". Integration. 4 (2): 99–113. doi:10.1016/s0167-9260 (86) 80002-5. ISSN 0167-9260.
  17. ^ Yakovlev, Alexandre; Lavagno, Luciano; Sangiovanni-Vincentelli, Alberto (1. November 1996). "Ein einheitliches Signalübergangsdiagrammmodell für die asynchrone Steuerkreissynthese". Formale Methoden im Systemdesign. 9 (3): 139–188. doi:10.1007/bf00122081. ISSN 1572-8102. S2CID 26970846.
  18. ^ Cortadella, J.; Kishinevsky, M.; Kondratyev, a.; Lavagno, L.; Yakovlev, A. (2002). Logiksynthese für asynchrone Controller und Schnittstellen. Springer Serie in fortschrittlicher Mikroelektronik. Vol. 8. Berlin, Heidelberg: Springer Berlin Heidelberg. doi:10.1007/978-3-642-55989-1. ISBN 978-3-642-62776-7.
  19. ^ "Petrify: Verwandte Veröffentlichungen". www.cs.upc.edu. Abgerufen 28. Juli, 2021.
  20. ^ "Start - Workcraft". Workcraft.org. Abgerufen 28. Juli, 2021.
  21. ^ a b c Nowick, S. M. und M. Singh (September bis Oktober 2011), "Asynchrone Pipelines mit Hochleistungs-Hochleistungs-Pipelines: Ein Überblick" (PDF), IEEE -Design & Test von Computern, 28 (5): 8–22, doi:10.1109/mdt.2011.71, S2CID 6515750, archiviert von das Original (PDF) am 21. April 2021, abgerufen 27. August, 2019
  22. ^ Nowick, S. M. und K. Y. Yun und P. A. Beerel und A. E. Dooply (März 1997), "Spekulative Fertigstellung für die Gestaltung von asynchronen dynamischen Addierern mit leistungsstarker Leistung" (PDF), Proceedings des IEEE International Symposium für fortgeschrittene Forschung in asynchronen Schaltkreisen und Systemen ('Async'): 210–223, doi:10.1109/async.1997.587176, ISBN 0-8186-7922-0, S2CID 1098994, archiviert von das Original (PDF) am 21. April 2021, abgerufen 27. August, 2019
  23. ^ Nowick, S. M. (September 1996), "Design eines asynchronen Addierers mit niedriger Latenz unter Verwendung spekulativer Abschluss" (PDF), IEE -Verfahren - Computer und digitale Techniken, 143 (5): 301–307, doi:10.1049/IP-CDT: 19960704, archiviert von das Original (PDF) am 22. April 2021, abgerufen 27. August, 2019
  24. ^ Sheikh, B. und R. Manohar (Mai 2010), "Ein Operand-optimiertes asynchrones IEEE 754 Double Precision Floating-Punkt-Addierer" (PDF), Verfahren des IEEE International Symposium über asynchrone Schaltungen und Systeme ('Async'): 151–162, archiviert aus das Original (PDF) am 21. April 2021, abgerufen 27. August, 2019
  25. ^ a b Sasao, Tsutomu (1993). Logiksynthese und Optimierung. Boston, MA: Springer uns. ISBN 978-1-4615-3154-8. OCLC 852788081.
  26. ^ "Epson entwickelt den weltweit ersten flexiblen 8-Bit-asynchronen Mikroprozessor"[Permanent Dead Link] 2005
  27. ^ a b Furber, Steve. "Prinzipien des asynchronen Schaltungsdesigns" (PDF). Pg. 232. Archiviert von das Original (PDF) am 26. April 2012. Abgerufen 13. Dezember, 2011.
  28. ^ "Halten Sie es streng synchron: küssen Sie diese asynchron-logischen Probleme auf Wiedersehen". Persönliche Technik und Instrumentennachrichten, November 1997, Seiten 53–55.http://www.fpga--ite.com/kiss.html
  29. ^ Karl M. Fant (2007), Informatik überdenken: Das Aufrufmodell des Prozessausdrucks, John Wiley und Söhne, ISBN 978-0471798149
  30. ^ a b Van Leeuwen, T. M. (2010). Implementierung und automatische Generierung von asynchronem geplanten Datenflussdiagramm. Delft.
  31. ^ Kruger, Robert (15. März 2005). "Reality -TV für FPGA -Designingenieure!". eetimes.com. Abgerufen 11. November, 2020.
  32. ^ SCHMALZ Archiviert 6. März 2005 bei der Wayback -Maschine
  33. ^ a b c d "In den 1950 und 1960er Jahren wurde asynchrones Design in vielen frühen Mainframe -Computern verwendet, darunter Iliac I und Iliac II ...." Kurze Geschichte des asynchronen Schaltungsdesigns
  34. ^ a b "Der ILLIAC ist ein binärer paralleler asynchroner Computer, auf dem negative Zahlen als Ergänzungen von zwei dargestellt werden." - endgültige Zusammenfassung von "Ilriak -Design -Techniken" 1955.
  35. ^ a b c d e f g h i j Martin, A.J.; Nystrom, M.; Wong, C.G. (November 2003). "Drei Generationen asynchroner Mikroprozessoren". IEEE -Design & Test von Computern. 20 (6): 9–17. doi:10.1109/mdt.2003.1246159. ISSN 0740-7475. S2CID 15164301.
  36. ^ a b c Martin, A.J.; Nystrom, M.; Papadantonakis, K.; Penzes, P.I.; Prakash, P.; Wong, C.G.; Chang, J.; Ko, K.S.; Lee, b.; OU, E.; Pugh, J. (2003). "Das Lutonium: ein asynchroner 8051-Mikrocontroller von Subnanojoule". Neuntes internationales Symposium über asynchrone Schaltkreise und Systeme, 2003. Verfahren. Vancouver, BC, Kanada: IEEE Comput. SOC: 14–23. doi:10.1109/async.2003.1199162. ISBN 978-0-7695-1898-5. S2CID 13866418.
  37. ^ a b Martin, Alain J. (6. Februar 2014). "Vor 25 Jahren: Der erste asynchrone Mikroprozessor". Technische Berichte über Informatik. doi:10.7907/z9qr4v3h. {{}}: Journal zitieren erfordert |journal= (Hilfe)
  38. ^ "Seiko Epson tipps flexibler Prozessor über TFT -Technologie" Archiviert 2010-02-01 am Wayback -Maschine von Mark Lapedus 2005
  39. ^ "Ein flexibler asynchroner 8B-Mikroprozessor mit niedriger Temperature Poly-Silicon TFT-Technologie" von Karaki et al. 2005. Zusammenfassung: "Ein flexibler asynchrone 8B -Mikroprozessor -Actii ... Der Leistungsniveau beträgt 30% des synchronen Gegenstücks."
  40. ^ "Einführung von TFT -F & E -Aktivitäten in der Seiko Epson Corporation" Von Tatsuya Shimoda (2005?) Hat ein Bild von "einem flexiblen 8-Bit-Asynchronen-Mikroprozessor, Act11"
  41. ^ "Epson entwickelt den weltweit ersten flexiblen 8-Bit-asynchronen Mikroprozessor"
  42. ^ "Seiko Epson Details Flexibler Mikroprozessor: A4-E-Papierblätter in der Pipeline von Paul Kallender 2005
  43. ^ "Synapseprogramm entwickelt fortschrittliche Gehirn-inspirierte Chips" Archiviert 2014-08-10 im Wayback -Maschine. 07. August 2014.
  44. ^ Johnniac -Geschichte 1968 geschrieben
  45. ^ V. M Glushkov und E. L. Yushchenko. Mathematische Beschreibung des Computers "Kiew". UKRSSR, 1962 (auf Russisch)
  46. ^ "Computer Resurrection -Ausgabe 18".
  47. ^ "Ganz asynchron, die Hundert-ODD-Boards sendeten Anfragen, die Ergebnisse für jemand anderen, wischen die Signale oder Daten eines anderen und backt sich gegenseitig auf alle möglichen amüsanten Weise, die gelegentlich fehlgeschlagen sind (der Timer" op nicht vollständig " Gehen Sie aus und verursachen Sie einen Fehler. Angemessener Zustand und goselte den nächsten Mann. Nicht ohne Reiz, diese scheinbar Ad-hoc-Technologie erleichterte einen erheblichen Grad an Überlappung sowie die [Segmentierung und Paging] des Multics-Adressierungsmechanismus auf die vorhandene 6000 Architektur in einem genial, modular und überraschend ... Modifikation und Debuggen des Prozessors haben jedoch keinen Spaß gemacht. " "Multics Glossar: ... 6180"
  48. ^ "10/81 ... DPS 8/70m CPUs" Mehrschwertchronologie
  49. ^ "Die Serie 60, Level 68 war nur eine Neuverpackung des 6180." Multics -Hardware -Funktionen: Serie 60, Level 68
  50. ^ A. A. Vasenkov, V. L. Dshkhunian, P. R. Mashevich, P. V. Nesterov, V. V. Telenkov, Ju. E. Chicherin, D. I. Juditsky, "Microprocessor Computing System", Patent US4124890, 7. November 1978
  51. ^ Kapitel 4.5.3 In der Biographie von D. I. Juditsky (auf Russisch)
  52. ^ "Archivierte Kopie". Archiviert von das Original am 17. Juli 2015. Abgerufen 16. Juli, 2015.{{}}: CS1 Wartung: Archiviertes Kopie als Titel (Link)
  53. ^ "Archivierte Kopie". Archiviert von das Original am 17. Juli 2015. Abgerufen 16. Juli, 2015.{{}}: CS1 Wartung: Archiviertes Kopie als Titel (Link)
  54. ^ "Archivierte Kopie". Archiviert von das Original am 22. Juli 2015. Abgerufen 19. Juli, 2015.{{}}: CS1 Wartung: Archiviertes Kopie als Titel (Link)
  55. ^ a b c "Eine netzwerkbasierte asynchrone Architektur für kryptografische Geräte" Von Ljiljana Spadavecchia 2005 in Abschnitt "4.10.2 Seitenkanalanalyse von asynchronen Architekturen mit zwei Rollen" und Abschnitt "5.5.5.1 Anweisungssatz"
  56. ^ "Handshake -Lösungen HT80C51" "Die Handshake -Lösungen HT80C51 sind eine geringe Leistung, eine asynchrone 80C51 -Implementierung mithilfe der Handshake -Technologie, die mit dem Standard 8051 -Befehlssatz kompatibel ist."
  57. ^ a b Linien, Andrew (März 2007). "Der Vortex: Ein übersaler asynchroner Prozessor". 13. IEEE Internationales Symposium über asynchrone Schaltungen und Systeme (async'07): 39–48. doi:10.1109/async.2007.28. ISBN 978-0-7695-2771-0. S2CID 33189213.
  58. ^ Linien, A. (2003). "Nexus: Eine asynchrone Kreuzungsschalte für synchrones System-on-Chip-Designs". 11. Symposium über Hochleistungs -Interconnects, 2003. Verfahren. Stanford, CA, USA: IEEE Comput. SOC: 2–9. doi:10.1109/conekt.2003.1231470. ISBN 978-0-7695-2012-4. S2CID 1799204.
  59. ^ Seaforth -Übersicht Archiviert 2008-02-02 am Wayback -Maschine "... Asynchrone Circuit Design im gesamten Chip. Es gibt keine zentrale Uhr mit Milliarden dummen Knoten, die nutzlose Strom leiten. ... Die Prozessorkerne sind selbst intern asynchron."
  60. ^ "Greenarraychips" "Ultra-niedrige Multikompiple-Chips mit integrierten Peripheriegeräten."
  61. ^ Tiempo: Asynchronous TAM16 Core IP
  62. ^ "Aspida Sync/Async DLX Core". Opencores.org. Abgerufen 5. September, 2014.
  63. ^ "Asynchronous Open-Source DLX-Prozessor (Aspida)".

Weitere Lektüre