Anwendungsspezifische integrierte Schaltung

Ein Tablett mit anwendungsspezifischen integrierten Schaltkreisen (ASIC) Chips

Ein Anwendungsspezifische integrierte Schaltung (Asic /ˈsɪk/) ist ein Integrierter Schaltkreis (IC) CHIP, der für eine bestimmte Verwendung angepasst wurde, anstatt für den allgemeinen Gebrauch bestimmt zu sein. Zum Beispiel ein Chip, der in a ausgeführt wurde digitaler Sprachrekorder oder eine hohe Effizienz Video-Codec (z.B. AMD VCE) ist ein ASIC. Anwendungsspezifisches Standardprodukt (ASSP) Chips sind zwischen ASICS und Branchenstandard integrierten Schaltkreisen wie dem miteinander verbunden 7400 Serie oder der 4000 Serie.[1] Asic Chips sind normalerweise erfunden Verwendung Metalloxid-Sämiewerk (MOS) -Technologie als MOS -integrierte Schaltung Chips.[2]

Da sich die Feature -Größen im Laufe der Jahre geschrumpft und Design -Tools verbessert haben, ist die maximale Komplexität (und damit die Funktionalität) in einem ASIC von 5.000 gewachsen Logik -Tore auf über 100 Millionen. Moderne ASICs beinhalten oft die ganze Mikroprozessoren, Erinnerung Blöcke einschließlich Rom, RAM, Eeprom, Flash-Speicher und andere große Bausteine. Ein solches ASIC wird oft als SOC bezeichnet (System-on-Chip). Designer von digitalen ASICs verwenden oft a Hardware -Beschreibung Sprache (HDL), wie z. Verilog oder VHDL, um die Funktionalität von Asics zu beschreiben.[1]

Feldprogrammierbare Gate-Arrays (FPGA) sind die moderne Technologieverbesserung auf Breadboards, was bedeutet, dass sie nicht als anwendungsspezifisch sind und im Gegensatz zu ASICs. Programmierbare Logikblöcke und programmierbare Verbindungen ermöglichen es, dasselbe FPGA in vielen verschiedenen Anwendungen zu verwenden. Bei kleineren Designs oder niedrigeren Produktionsvolumina können FPGAs selbst in der Produktion kostengünstiger sein als ein ASIC-Design. Das Einmalentwicklung (NRE) Die Kosten für ein ASIC können in Millionen von Dollar geraten. Daher bevorzugen Gerätehersteller typischerweise FPGAs Für Prototyping und Geräte mit niedrigem Produktionsvolumen und ASICs für Sehr große Produktionsvolumina Wo NRE -Kosten sein können amortisiert über viele Geräte hinweg.

Geschichte

Frühe ASICS verwendet Gate -Array Technologie. Bis 1967, Ferranti und Interdesign haben früh hergestellt bipolar Gate -Arrays. 1967,, Fairchild Semiconductor stellte die mikromatrix -Familie von bipolarer ein Dioden -Transistor -Logik (Dtl) und Transistor -Transistor -Logik (TTL) Arrays.[2]

Komplementäres Metal-Oxid-Sämiewerk (CMOS) -Technologie öffnete die Tür zur breiten Kommerzialisierung von Gate -Arrays. Die ersten CMOS -Gate -Arrays wurden von Robert Lipp, entwickelt, entwickelt.[3][4] 1974 für International Microcircuits, Inc. (IMI).[2]

Metalloxid-Sämiewerk (Mos) Standardzelle Die Technologie wurde von Fairchild und eingeführt Motorola, unter den Handelsnamen micromosaik und polyzell, in den 1970er Jahren. Diese Technologie wurde später erfolgreich kommerzialisiert von VLSI -Technologie (gegründet 1979) und LSI -Logik (1981).[2]

Eine erfolgreiche kommerzielle Anwendung von Gate Array Circuits wurde im niedrigen 8-Bit gefunden ZX81 und ZX -Spektrum persönliche Computer, eingeführt 1981 und 1982. Diese wurden von verwendet von Sinclair -Forschung (UK) im Wesentlichen als kostengünstiger I/o Lösung mit dem Umgang mit dem Computergrafik.

Die Anpassung trat durch Variation einer Metallverbindungsmaske auf. Gate -Arrays hatten eine Komplexität von bis zu ein paar tausend Toren; Dies wird jetzt genannt Integration mit mittlerer Maßstäbe. Spätere Versionen wurden verallgemeinerter, mit unterschiedlich Basis stirbt angepasst von Metall und Polysilicium Schichten. Einige Basisstürme umfassen auch Arbeitsspeicher (RAM) Elemente.

Standard-Zell-Designs

Mitte der 1980er Jahre auswählte ein Designer einen ASIC-Hersteller und implementieren sein Design mithilfe der vom Hersteller erhältlichen Entwurfstools. Während Drittanbieter-Design-Tools zur Verfügung standen, gab es keinen effektiven Link von den Design-Tools von Drittanbietern zur Layout und tatsächliche Halbleiterprozessleistung Eigenschaften der verschiedenen ASIC -Hersteller. Die meisten Designer verwendeten fabrikspezifische Tools, um die Implementierung ihrer Designs zu vervollständigen. Eine Lösung für dieses Problem, das auch ein viel höheres Gerät mit höherer Dichte ergab, war die Implementierung von Standardzellen.[5] Jeder ASIC -Hersteller könnte funktionelle Blöcke mit bekannten elektrischen Eigenschaften erzeugen, wie z. Ausbreitungsverzögerung, Kapazität und Induktivität, die auch in Tools von Drittanbietern dargestellt werden könnte. Das Standard-Zell-Design ist die Verwendung dieser Funktionsblöcke, um eine sehr hohe Gate-Dichte und eine gute elektrische Leistung zu erzielen. Standard-Zell-Design ist zwischenmediat zwischen § Gate-Array- und Halbkunden-Design und § Full-Custom-Design In Bezug auf seine nicht wiederauftragenden technischen und wiederkehrenden Komponentenkosten sowie die Leistung und die Entwicklung der Entwicklung (einschließlich Zeit zum Markt).

In den späten 1990er Jahren, Logiksynthese Werkzeuge wurden verfügbar. Solche Werkzeuge könnten kompilieren HDL Beschreibungen in einen Gate-Niveau Netzliste. Standardzelle integrierte Schaltkreise (ICs) sind in den folgenden konzeptionellen Phasen als als bezeichnet als als konzipiert Elektronik -Designfluss, obwohl sich diese Stufen in der Praxis erheblich überschneiden:

  1. Anforderungen Engineering: Ein Team von Designingenieuren beginnt mit einem nicht formalen Verständnis der erforderliche Funktionen für einen neuen ASIC, der normalerweise von abgeleitet ist Anforderungsanalyse.
  2. Registerübertragungsstufe (RTL) Design: Das Designteam erstellt eine Beschreibung eines ASIC, um diese Ziele mit a zu erreichen Hardware -Beschreibung Sprache. Dieser Prozess ähnelt dem Schreiben eines Computerprogramms in a hochrangige Sprache.
  3. Funktionale Überprüfung: Die Eignung für den Zweck wird durch funktionale Überprüfung verifiziert. Dies kann Techniken wie ein umfassen Logiksimulation durch Testbänke, formelle Überprüfung, Emulationoder Erstellen und Bewertung eines gleichwertigen Reines Software Modell wie in Simik. Jede Verifizierungstechnik hat Vor- und Nachteile, und meistens werden verschiedene Methoden zusammen zur ASIC -Überprüfung verwendet. anders als die meisten Fpgas, Asics können nicht sein neu programmiert einmal erfunden und daher sind ASIC -Designs, die nicht vollständig korrekt sind Testabdeckung.
  4. Logiksynthese: Logiksynthese Verwandelt das RTL-Design in eine große Sammlung namens von Konstrukten auf niedrigerer Ebene, die als Standardzellen bezeichnet werden. Diese Konstrukte stammen aus a Standardzellbibliothek bestehend aus vor Charakterisierten Sammlungen von Logik -Tore spezifische Funktionen ausführen. Die Standardzellen sind typischerweise spezifisch für den geplanten Hersteller des ASIC. Die resultierende Sammlung von Standardzellen und die erforderlichen elektrischen Verbindungen zwischen ihnen wird als Gate-Ebene bezeichnet Netzliste.
  5. Platzierung: Die Netzliste auf Gate-Ebene wird als nächstes von a verarbeitet Platzierung Werkzeug, das die Standardzellen auf einen Bereich von einem platziert Integrierter Schaltkreis sterben Darstellung des endgültigen ASIC. Das Platzierungswerkzeug versucht, eine zu finden optimiert Platzierung der Standardzellen, vorbehaltlich einer Vielzahl spezifizierter Einschränkungen.
  6. Routing: Eine Elektronik Routing Tool nimmt die physikalische Platzierung der Standardzellen ein und verwendet die Netzliste, um die zu erstellen elektrische Anschlüsse zwischen ihnen. Seit der Suchraum is large, this process will produce a "sufficient" rather than "global optimal"Lösung. Die Ausgabe ist eine Datei, mit der ein Satz von erstellt werden kann Fotomaschs Aktivieren a Halbleiterfabrik -Einrichtung, allgemein als "fabelhaft" oder "Gießerei" bezeichnet Herstellung physisch integrierte Schaltkreise. Platzierung und Routing sind eng miteinander verbunden und werden gemeinsam genannt Platz und Route im Elektronikdesign.
  7. Ausloggen: Angesichts des endgültigen Layouts, Kreislaufextraktion berechnet die parasitäre Widerstände und Kapazitäten. Im Fall von a Digitaler SchaltungDies wird dann weiter zugeordnet Verzögerungsinformationen von denen die Schaltungsleistung geschätzt werden kann, normalerweise durch Statische Timing -Analyse. Dies und andere endgültige Tests wie Entwurfsregelprüfung und Leistungsanalyse zusammen angerufen abmelden sollen sicherstellen, dass das Gerät über alle Extreme des Prozesses, der Spannung und der Temperatur korrekt funktioniert. Wenn diese Prüfung abgeschlossen ist, die Fotomaske Informationen werden für veröffentlicht für Chipherstellung.

Diese Schritte, die mit einem in der Branche üblichen Fähigkeiten implementiert sind, erzeugen fast immer ein endgültiges Gerät, das das ursprüngliche Design korrekt implementiert, es sei denn, Fehler werden später durch den physischen Herstellungsprozess eingeführt.[6]

Die Entwurfsschritte genannt auch Design-Flowsind auch üblich, dass das Standardproduktdesign. Der signifikante Unterschied besteht darin, dass das Standard-Zell-Design die Zellbibliotheken des Herstellers verwendet, die in potenziell Hunderten anderer Designimplementierungen verwendet wurden und daher ein viel geringeres Risiko haben als ein vollständiges benutzerdefiniertes Design. Standardzellen produzieren a Designdichte Das ist kostengünstig und können auch integrieren IP -Kerne und Statische Zufallszugriffsgedächtnis (SRAM) effektiv, im Gegensatz zu Gate -Arrays.

Gate-Array- und Semi-Kunden-Design

Mikroskopfotografie eines Gate-Array-ASIC, das die vordefinierten Logikzellen und benutzerdefinierten Verbindungen zeigt. Dieses spezielle Design verwendet weniger als 20% der verfügbaren Logik -Tore.

Gate -Array Das Design ist eine Fertigungsmethode, bei der diffuse Schichten, die jeweils bestehen, aus Transistoren und andere aktive Geräte, sind vordefiniert und Elektronik Wafer Das Enthaltende solcher Geräte wird vor dem "auf Lager gehalten" oder nicht verbunden Metallisation Stadium der Herstellungsprozess. Das physisches Design Der Prozess definiert die Zusammenhänge dieser Ebenen für das endgültige Gerät. Für die meisten ASIC -Hersteller besteht dies aus zwei und neun Metallschichten, wobei jede Schicht senkrecht zu dem darunter liegenden Schicht läuft. Die nicht wiederholenden technischen Kosten sind viel niedriger als die vollständigen benutzerdefinierten Designs wie photolithografisch Masken sind nur für die Metallschichten erforderlich. Produktionszyklen sind viel kürzer, da die Metallisation ein vergleichsweise schneller Prozess ist. dadurch beschleunigen Zeit zum Markt.

Gate-Array Asics sind immer ein Kompromiss zwischen schnellem Design und Leistung als Abbildung eines bestimmten Designs auf das, was ein Hersteller als Aktienwafer hielt Schaltungsauslastung. Oft Schwierigkeiten in Routing Die Verbindungsverbindung erfordert eine Migration auf ein größeres Array -Gerät mit einer konsequenten Erhöhung des Stückteilpreises. Diese Schwierigkeiten sind häufig ein Ergebnis des Layouts Eda Software zur Entwicklung des Interconnect.

Reines Gate-Array-Design, nur logisch, wird heute selten von Leiter Designern implementiert, nachdem er fast ausschließlich durch ersetzt wurde Feldprogrammierbar Geräte. Die prominentesten solchen Geräte sind Feldprogrammierbare Gate-Arrays (FPGAs), das vom Benutzer programmiert werden kann und somit minimale Werkzeuggebühren, nicht wiederholende Engineering, nur geringfügig erhöhte Stückteilkosten und vergleichbare Leistung bietet.

Heute entwickeln sich Gate -Arrays in strukturierte Asics das besteht aus einem großen IP -Kern wie ein Zentralprozessor, digitaler Signalprozessor Einheiten, Peripheriegeräte, Standard Schnittstellen, integriert Erinnerungen, Sramund ein Block von rekonfigurierbar, nicht übereinstimmende Logik. Diese Verschiebung liegt hauptsächlich daran, dass ASIC -Geräte in der Lage sind, große Blöcke von zu integrieren System Funktionalität und Systeme auf einem Chip (SOCS) erfordern Logik Kleber, Kommunikationssubsysteme (wie zum Beispiel Netzwerke auf Chip), Peripheriegeräteund andere Komponenten eher als nur Funktionseinheiten und grundlegende Verbindungsverbindung.

In ihren häufigen Verwendungen in diesem Gebiet sind die Begriffe "Gate Array" und "Semi-Custom" synonym, wenn sie sich auf ASICs beziehen. Prozessingenieure Verwenden Sie häufiger den Begriff "Semi-Custom", während "Gate-Array" häufiger von Logik- (oder Gate-Level-Designern) verwendet wird.

Vollkundenspezifische Design

Mikroskopfotografie von benutzerdefiniertem ASIC (486 Chipsatz) mit dem Gate-basierten Design oben und benutzerdefinierte Schaltkreise unten

Im Gegensatz dazu definiert das ASIC-Design mit vollem Kunden alle photolithographischen Schichten des Geräts.[5] Vollkundenspezifisches Design wird sowohl für das ASIC-Design als auch für das Standardproduktdesign verwendet.

Die Vorteile des Vollkundenspiegels umfassen reduzierter Bereich (und daher wiederkehrende Komponentenkosten). Leistung Verbesserungen und auch die Fähigkeit zu integrieren Analog Komponenten und andere vorgezogen- und so vollständig überprüft - Komponenten, wie z. Mikroprozessor Kerne bilden a System auf einem Chip.

Die Nachteile des Vollkundenspiegels können eine höhere Fertigungs- und Konstruktionszeit, erhöhte Nichtauftragskosten und Komplexität in den computergestütztes Design (CAD) und elektronische Designautomatisierung Systeme und eine viel höhere Fähigkeiten seitens des Designteams.

Für Digital-Designs können jedoch "Standard-Zell" -Zellbibliotheken zusammen mit modernen CAD-Systemen erhebliche Leistungs-/Kostenvorteile mit geringem Risiko bieten. Automatisierte Layout-Tools sind schnell und einfach zu bedienen und bieten auch die Möglichkeit, "Hand-Twak" zu "Hand-Twak" oder den leistungsbegrenzenden Aspekt des Designs manuell optimieren.

Dies wird durch die Verwendung von grundlegenden Logikgoren, Schaltungen oder Layout speziell für ein Design verwendet.

Strukturiertes Design

Strukturiertes ASIC -Design (auch bezeichnet als "Plattform ASIC -Design") ist ein relativ neuer Trend in der Halbleiterindustrie, was zu einer gewissen Unterschiede in seiner Definition führt. Die Grundvoraussetzung eines strukturierten ASIC ist jedoch, dass sowohl die Zeit- als auch die Entwurfszykluszeit für die Produktionszyklus im Vergleich zu zellbasiertem ASIC durch Tugend verkürzt werden Es gibt vordefinierte Metallschichten (somit verkürzt die Herstellungszeit) und die Vorkörperung des Siliziums (somit die Entwurfszykluszeit).

Definition aus Grundlagen eingebetteter Systeme besagt, dass:[7]

In einem "strukturierten ASIC" -Design werden die Logikmaskenschichten eines Geräts vom ASIC-Anbieter (oder in einigen Fällen von Dritten) vordefiniert. Die Entwurfsdifferenzierung und -anpassung wird erreicht, indem benutzerdefinierte Metallschichten erstellt werden, die benutzerdefinierte Verbindungen zwischen vordefinierten Logikelementen unteren Schichten erzeugen. "Structured Asic" -Technologie wird als Überbrückung der Lücke zwischen Feldprogrammiergate-Arrays und "Standard-Cell" -Asic-Designs angesehen. Da nur eine kleine Anzahl von Chipschichten kundenspezifisch produziert werden muss, haben "strukturierte ASIC" -Desendee viel kleinere, nicht wiederauftragende Ausgaben (NRE) als "Standard-Cell" oder "Vollkunden" -Pips, für die ein Vollmaskensatz erforderlich ist für jedes Design hergestellt werden.

-Grundlagen eingebetteter Systeme

Dies ist praktisch die gleiche Definition wie ein Gate -Array. Was einen strukturierten Asic von einem Gate -Array unterscheidet, ist, dass in einem Gate -Array die vordefinierten Metallschichten dazu dienen, die Herstellung schneller zu verwandeln. In einem strukturierten ASIC dient die Verwendung der vordefinierten Metallisation in erster Linie dazu, die Kosten der Maskensätze zu senken und die Entwurfszykluszeit erheblich kürzer zu machen.

Zum Beispiel muss der Benutzer in einem zellbasierten oder Gate-Array-Design häufig Energie, Uhr und Teststrukturen selbst entwerfen. Im Gegensatz dazu sind diese in den meisten strukturierten ASICs vordefiniert und können daher Zeit und Kosten für den Designer im Vergleich zu Gate-Array-Basis-Designs sparen. Ebenso können die für strukturierten ASIC verwendeten Konstruktionstools erheblich niedriger und einfacher (schneller) als zellbasierte Tools zu verwenden, da sie nicht alle Funktionen ausführen müssen, die zellbasierte Tools erfüllen. In einigen Fällen benötigt der strukturierte ASIC -Anbieter maßgeschneiderte Tools für sein Gerät (z. B. benutzerdefinierte physikalische Synthese), sodass das Design schneller zur Herstellung gebracht werden kann.

Zellbibliotheken, IP-basierte Design, harte und weiche Makros

Zellbibliotheken logischer Primitive werden normalerweise vom Gerätehersteller als Teil des Dienstes bereitgestellt. Obwohl sie keine zusätzlichen Kosten entstehen, wird ihre Freigabe durch die Bedingungen von a abgedeckt Geheimhaltungsvereinbarung (NDA) und sie werden vom Hersteller als geistiges Eigentum angesehen. Normalerweise wird ihr physikalisches Design vorgestellt, sodass sie als "Hard-Makros" bezeichnet werden können.

Was die meisten Ingenieure als "verstehen"geistiges Eigentum" sind IP -Kerne, Designs, die von einem Dritten als Unterkomponenten eines größeren ASIC gekauft wurden. Sie können in Form von a bereitgestellt werden Hardware -Beschreibung Sprache (oft als "Soft -Makro" bezeichnet) oder als vollständig verlegtes Design, das direkt auf eine ASIC -Maske gedruckt werden kann (oft als "Hartmakro" bezeichnet). Viele Organisationen verkaufen jetzt solche vorgezeichneten Kerne-CPUs, Ethernet, USB- oder Telefonschnittstellen-und größere Organisationen haben möglicherweise eine ganze Abteilung oder eine Abteilung, um Kerne für den Rest der Organisation zu produzieren. Das Unternehmen ARM (Fortschrittlich RISC Maschinen) nur verkauft IP -Kerne und macht es a Fabless Hersteller.

In der Tat ist die breite Palette der Funktionen, die jetzt im strukturierten ASIC -Design verfügbar sind, auf die phänomenale Verbesserung der Elektronik in den späten 1990er und frühen 2000er Jahren zurückzuführen. als Kern braucht viel Zeit und Investition, um es zu schaffen, es Wiederverwendung und Weiterentwicklung verkürzt die Produktzykluszeiten dramatisch und schafft bessere Produkte. Zusätzlich, Open-Source-Hardware Organisationen wie OpenCores sammeln freie IP -Kerne und entsprechen den Quelloffene Software Bewegung im Hardware -Design.

Weiche Makros sind häufig prozessunabhängig (d. H. Sie können auf einer Vielzahl von Herstellungsprozessen und verschiedenen Herstellern hergestellt werden). Hartmakros werden prozessbegrenzt und in der Regel müssen weitere Entwurfsanstrengungen investiert werden, um in einen anderen Prozess oder einen anderen Hersteller zu migrieren (Port).

Multi-Project-Wafer

Einige Hersteller und IC -Designhäuser bieten an Multi-Project-Waferdienst (MPW) als Methode zum Erhalten von Prototypen mit kostengünstigem. Diese MPWs, die oft als Shuttles bezeichnet werden, enthält mehrere Designs, die in regelmäßigen, geplanten Intervallen "Cut and Go" ausgeführt werden, normalerweise mit begrenzter Haftung des Herstellers. Der Vertrag beinhaltet die Lieferung von bloßen Stanzen oder die Montage und Verpackung einer Handvoll Geräte. Der Service beinhaltet normalerweise die Lieferung einer physischen Designdatenbank (d. H. Maskierungsinformationen oder Mustererzeugung (PG). Der Hersteller wird häufig als "Siliziumgießerei" bezeichnet, da er in dem Prozess geringer Beteiligung hat.

Anwendungsspezifisches Standardprodukt

Renesas M66591GP: USB2.0 Peripheral Controller

Ein Anwendungsspezifisches Standardprodukt oder ASSP ist ein Integrierter Schaltkreis das implementiert eine spezifische Funktion Das spricht einen breiten Markt an. Im Gegensatz zu ASICs, die eine Sammlung von Funktionen kombinieren und von oder für einen entworfen wurden Kunde, ASSPs sind als off-the-Shelf-Komponenten erhältlich. ASSPs werden in allen Branchen verwendet, von der Automobilfunktion bis zur Kommunikation. In der Regel, wenn Sie a finden können Entwurf in einer Daten BuchenDann ist es wahrscheinlich kein ASIC, aber es gibt einige Ausnahmen.[Klarstellung erforderlich]

Zum Beispiel sind zwei ICs, die möglicherweise als ASICS angesehen werden oder nicht, ein Controller -Chip für einen PC und ein Chip für a Modem. Beide Beispiele sind spezifisch für eine Anwendung (die für ein ASIC typisch ist), werden jedoch an viele verschiedene Systemanbieter verkauft (was für Standardteile typisch ist). ASICs wie diese werden manchmal als anwendungsspezifische Standardprodukte (ASSPs) bezeichnet.

Beispiele für ASSPs sind Codierungs-/Dekodierungschips, Ethernet -Netzwerk -Schnittstellen -Controller -Chips usw.

IEEE Wird verwendet, um ein ASSP -Magazin zu veröffentlichen,[8] Dies wurde 1990 in das IEEE Signal Processing Magazine umbenannt.

Siehe auch

Verweise

  1. ^ a b Barr, Keith (2007). ASIC-Design in der Siliziumsandkiste: Ein vollständiger Leitfaden zum Bau integrierter Mischsignalkreise. New York: McGraw-Hill. ISBN 978-0-07-148161-8. OCLC 76935560.
  2. ^ a b c d "1967: Anwendungsspezifische integrierte Schaltungen verwenden computergestütztes Design". Der Siliziummotor. Computergeschichte Museum. Abgerufen 9. November 2019.
  3. ^ Lipp, Bob Oral History. Computergeschichte Museum. Computergeschichte Museum. 14. Februar 2017. Abgerufen 28. Januar 2018.
  4. ^ "Personen". Der Siliziummotor. Computergeschichte Museum. Abgerufen 28. Januar 2018.
  5. ^ a b Smith, Michael John Sebastian (1997). Anwendungsspezifische integrierte Schaltkreise. Addison-Wesley Professional. ISBN 978-0-201-50022-6.
  6. ^ Hurley, Jaden McLean & Carmen. (2019). Logikdesign. Edtech. ISBN 978-1-83947-319-7. OCLC 1132366891.
  7. ^ Barkalov, Alexander; Titarenko, Larysa; Mazurkiewicz, Małgorzata (2019). Grundlagen eingebetteter Systeme. Studien zu Systemen, Entscheidungen und Kontrolle. Vol. 195. Cham: Springer International Publishing. doi:10.1007/978-3-030-11961-4. ISBN 9783030119607. S2CID 86596100.
  8. ^ IEEE ASSP Ausgabe 2, Teil 1 - April 1984

Quellen

Externe Links

  • Medien im Zusammenhang mit anwendungsspezifischen integrierten Schaltkreisen bei Wikimedia Commons